2016年11月_长弓的坚持

12月 11月 10月 09月

转载 FPGA开发中全局复位置位(GSR)

最近几天读了Xilinx网站上一个很有意思的白皮书（white paper，wp272.pdf），名字叫《Get Smart About Reset:Think Local, Not Global》，在此分享一下心得，包括以前设计中很少注意到的一些细节。在数字系统设计中，我们传统上都认为，应该对所有的触发器设置一个主复位，这样将大大方便后续的测试工作。所以，在所有的程序中，我往往都在端

2016-11-30 23:47:48 6632

转载 FPGA的IP软核、硬核以及固核

PART1IP（Intellectual Property）就是常说的知识产权。美国Dataquest咨询公司将半导体产业的IP定义为用于ASIC、ASSP和PLD等当中，并且是预先设计好的电路模块。IP核模块有行为（Behavior）、结构（Structure）和物理（Physical）三级不同程度的设计，对应描述功能行为的不同分为三类，即软核（Soft IP Core）、完成结构描

2016-11-30 23:41:36 8814

原创 FPGA部分重配置的基本介绍

1.1 Overview Timemultiplex hardware dynamically on a single FPGA is advantageous: figure1.1 Basic Premise of Partial Reconfiguration Aftera full BIT file configures the FPGA, partial BIT fil

2016-11-24 23:44:52 4885

原创基2与基4时间抽取fft算法

基2时间抽取FFT计算DFT变换定义：IDFT变换定义：基2算法，序列的长度是为2的幂，序列的DFT为。序列可以由奇序列和偶序列组成,它们的DFT分别为和。假设x[2r]和x[2r+1]的N/2点的DFT值为：，那么可以得到：这样我们可以将时域长序列逐次按奇偶分解为两个短序列，然后由两个短序列的DFT逐次合成相应长序列的DFT

2016-11-24 23:42:54 21441 2

众所周知，射频电路按功能主要可以分为三部分，发射机、接收机和本地振荡电路。对于接收机来说，主要有三种，超外差接收机(heterodyne receiver)、零中频接收机(homodyne receiver)和近零中频接收机，这三种接收机可以说各有优缺点，那么在设计射频接收机时到底应该应用哪一种呢？本文主要目的就是想根据我阅读的一些文章文献，对于题目中提到的三种接收机的优缺点及应用作一个总结归纳，...

2016-11-24 23:34:41 13851 2

转载数字电路中时钟抖动 Jitter 和偏移 Skew

系统时序设计中对时钟信号的要求是非常严格的，因为我们所有的时序计算都是以恒定的时钟信号为基准。但实际中时钟信号往往不可能总是那么完美，会出现抖动(Jitter)和偏移（Skew）问题。所谓抖动(jitter)，就是指两个时钟周期之间存在的差值，这个误差是在时钟发生器内部产生的，和晶振或者PLL内部电路有关，布线对其没有影响。除此之外，还有一种由于周期内信号的占空比发生变化而引起的抖动，

2016-11-21 23:51:36 11537 1

转载 ADC的最低有效位（LSB）和最高有效位（MSB）的理解

LSB：Articles on Internet and books show how to calculate the Least Significant Bit (LSB), but they take into consideration either the voltage reference (Vref) or the full scale (FS) of the ADC or

2016-11-17 23:54:47 26587 1

转载 ADC的有效位数、信噪比、总谐波失真的参数计算

理论上，一个ADC的SNR(信号与噪声的比值)等于(6.02N＋1.76)dB，这里N等于ADC的位数。虽然我的数学技巧有点生疏，但我认为任何一个16位转换器的信噪比应该是98.08dB。但当我查看模数转换器的数据手册时，我看到一些不同的情况。比如，16位的（逐次逼近型）模数转换器指标的典型值通常可低至84dB高达95dB。生产厂家很自豪地把这些值写在产品的数据手册的首页，而且坦率地说，信噪比为9

2016-11-17 23:47:29 17406 1

转载 ADC和DAC中多通道的含义

就是一个MUX，其实主架构只有一个ADC（或者DAC），但是输入端由一个ANALOG MUX。比如8通道ADC，可以选择8个通道中的任何一个作为输入源，根本不需要同时有8个ADC的。这样做很节约成本，当然要看你的应用。举个简单的例子，比如你要监控锂电池电压，就不需要用一个ADC专门干这个活，可以和其他ADC公用，1mS采样一次应该足够用来检测锂电池电压了。现在的ADC一般都是10

2016-11-17 23:43:25 18670 4

转载总谐波失真(THD)的定义

谐波失真是指输出信号比输入信号多出的谐波成分。谐波失真是系统不是完全线性造成的。所有附加谐波电平之和称为总谐波失真。总谐波失真与频率有关。一般说来，1000Hz频率处的总谐波失真最小，因此不少产品均以该频率的失真作为它的指标。中文名总谐波失真外文名Total Harmonic Distortion(THD)所属学科物理所属领域电学

2016-11-17 23:40:32 60151

转载通信中dBFS、dBm、dBV、dBW、0dB、-3dB的定义

dBV(V大写），dBu(u小写），是模拟音频时代最常用到的两个单位。简单来说专业音频领域，标准工作电平+4dBu。通常为平衡信号传输，例如卡农（XLR），大三芯（TRS）。民用音频领域，标准工作电平-10dBV。通常为非平衡信号传输，例如莲花（RCA)，大二芯(TS)。两者之间电压差了多少？12dB。为什么是12dB？因为标准值不一样。dBV取1V为标准电平，dBu取0.

2016-11-17 23:37:33 19224

转载 ADC的参数分析以及采样分析

A／D变换器的性能参数2.1　采样速率与分辨率　　采样速率指模数变换的速率，而分辨率表示变换输出数字数据的比特数。这2个参数很重要，因为较高的采样速率与分辨率对应了高信噪比和较宽的信号输入带宽。近几年，A／D器件性能提高得很快，单是采样速率大约每两年就翻一倍。几种A／D器件的采样速率与分辨率如表1所示。2.2 信噪比　　信噪比SNR（Signalto Noise Ratio）指

2016-11-17 23:32:42 26234 2

转载功分器和耦合器以及合路器的区别

功分器：功率分配器,将一个端口的信号功率等分给输出端口；合路器：功率合成,将两路或多路信号相加到一个端口；耦合器：将信号按照比例耦合到耦合端口.功分器反过来用,就是合路器.耦合器可以认为是功分器的一种,只不过不是等分.

2016-11-08 00:21:56 26008

转载 ISE下载到FPGA内的文件格式

有bit、mcs、bin，三种用法不同 bit主要是下载后直接调试，重新上电需再次烧写 mcs是flash加载，下载完成后需重新上电且不必再次烧写，bin是内核加载一般都是默认生成的bit文件，bin文件生成是在ISE里property里勾选的。 mcs则是由下载工具生成的。

2016-11-05 23:55:21 7701

转载 Xilinx ISE 开发过程中生成的各种文件(二)

在ISE系列软件中，CPLD/FPGA设计的实现主要包括转换(Translate)、映射(Map)、布局布线(Place&Route)和时间参数提取(Timing)等几个方面。1.转换在转换过程中，多个设计文件和约束文件将被合并为一个NGD文件，并同时输出BLD文件。其中，NGD文件包含当前设计的全部逻辑描述，BLD文件时转换的运行报告。转换可以接受的设计文件包括END、EDF、E

2016-11-05 23:50:50 5422 3

转载 Xilinx ISE 开发过程中生成的各种文件(一)

电路设计与输入-->功能仿真-->综合优化-->实现过程（翻译、映射、布局布线3个小步骤）-->烧写芯片，在线调试综合优化：XST：全称为XilinxSynthesis Technology，这是Xilinx ISE里面附带的一个免费的综合工具。Synplify生成文件：netlist网表文件标准edif文件*.edf; 综合约束传递文件*.ncf;

2016-11-05 23:46:07 19862

转载用Tcl定制Vivado设计实现流程

http://xilinx.eetop.cn/viewnews-2359介绍了Tcl的基本语法以及如何利用Tcl在Vivado中定位目标。其实Tcl在Vivado中还有很多延展应用，接下来我们就来讨论如何利用Tcl语言的灵活性和可扩展性，在Vivado中实现定制化的FPGA设计流程。基本的FPGA设计实现流程FPGA的设计流程简单来讲，就是从源代码到比特流文件的实现过程

2016-11-04 23:58:03 4117

转载 Xilinx FPGA的配置

http://blog.sina.com.cn/s/blog_98d98c7f0102v4ex.htmlhttp://www.cnblogs.com/aikimi7/p/3499633.htmlFPGA配置方式目前spartan6、Vertex6系列FPGA可以支持多种配置方式：从配置时钟的来源可分为：Master Modes、Slave Modes，从

2016-11-04 23:52:25 18906 1

转载 FPGA SelectMap接口配置设计

http://xilinx.eetop.cn/viewnews-682-page-2摘要：与通常采用外围的CPLD器件和CPU来产生配置接口控制逻辑的方法不同，本文设计了采用嵌入到FPGA的Leon3开源CPU软核来控制实现Virtex系列FPGA的SelectMap接口配置的方法，可将其应用于对FPGA芯片的在线配置。该方法设计成本低，不局限于某一类型的FPGA芯片，减少了外围分立元

2016-11-04 23:42:42 16257 2

转载 Xilinx & Altera FPGA中的逻辑资源（Slices VS LE)比较

前言经常有朋友会问我，“我这个方案是用A家的FPGA还是X家的FPGA呢？他们的容量够不够呢？他们的容量怎么比较呢？”当然，在大部分时候，我在给客户做设计的时候，直接会用到最高容量的产品，因为我们的产品对成本不敏感。不过，在此还是比较一下两家的产品，简单写写一些自己的想法，供大家参考，如有不对的地方，还请指正！进入正题要比较Xilinx和Altera的FPGA，就要清楚两个大厂FPGA

2016-11-04 12:49:20 6858

转载 Xilinx FPGA部分重配置操作流程

部分重配置，既动态配置部分芯片时，芯片的其他部分可正常工作，且向芯片中下载部分配置bit文件时，芯片的DONE脚不被拉低。使用FPGA的这一特性，可实现对芯片的分时复用。首先做部分重配置的FPGA内部必须要有TBUF，因为在部分可重配置中，重配置模块和其它模块的连接要使用由TBUF构成的总线宏（在设计中重配置模块不需要与其他模块连接的情况没考虑过）。SpartanII, Spartan

2016-11-03 12:54:57 11634

转载 Xilinx FPGA开发工具总结

在xilinx下每种操作其实都对应着一种工具，逻辑综合，网表与constraint fie的合并，布局布线等等。下面就对各个工具做一个总结。 1，XST(Xilinx Synthesis Technology)是xilinx退出的逻辑语言综合工具，它所做的就是把HDL语言表述的逻辑综合成特定的网表文件(netlist file)，即NGC文件。NGC包含着电路的逻辑设计。

2016-11-03 12:44:59 9438 1

转载 xilinx的FPGA动态局部重配置（DPR）

据我所知到目前为止只有xilinx的FPGA支持动态局部重配置（DPR）。 FPGA的重配置（也叫重构）分为全重构和局部重构，全重构是将整体bitstream 文件download 到FPGA中。局部重构相对复杂，这项技术允许在FPGA内固定逻辑（fixed logic）正常运行时，对重构区域中的逻辑进行动态局部重配置。DPR可以使FPGA内的硬件资源实现分时复用，提高资源的使用率……

2016-11-03 12:42:57 13777

msk调制与gmsk调制

使用matlab进行仿真，编写的非常详细的msk调制与gmsk调制调制程序。这些程序是自己通过各种查资料以及在自己独立的修改下完成的有关于msk、以及gmsk信号的一些特征与性质的仿真分析。

2014-01-13

matlab仿真qpsk gmsk msk fsk qam ask

仿真了通信原理中常用到的调制技术。包括了qpsk gmsk msk fsk qam ask psk oqpsk ssb等。每种调制方式都编写了详细的调制程序。这些程序是自己做毕业设计的时候用到的，仿真结果经受住了老师的检验。因此可以保证每一个程序可以正确的运行以及得到的波形图的正确性。这些程序特别适用于那些做通信原理课程设计以及毕业设计的人。在这里将自己花了很久的时间编写的程序分享给大家，希望能够给大家一定的帮助。

2014-01-13