数电游戏(奇数个信号)(异或门)

异或门

顾名思义他们的输入值相反时才能输出逻辑一,相同时输出逻辑零。

符号与逻辑关系

这里的A\bigoplus B可以展开为:A\overline{B}+\overline{A}B

真值表

X1X2Y
000
011
101
110

但是我们这里聊的主题并不是这个:

题目要求

绿色为“1”;红色为“0”

我们需要根据真值表画出电路图!!!

寄语

一眼数电知识,卡诺图——最小项——化简——电路图

卡诺图

最小项

我们在圈最小项时会发现只能单个圈 !

所以写出来是Y=\overline{X1}\cdot X2\cdot X3\cdot X4+X1\cdot \overline{X2}\cdot \overline{X3}\cdot \overline{X4}.............这里省略的是将X1换为X2,X3,X4其他同理。

我们发现他不能化简!要是我们纯画电路图这不得使用一堆电子元件。

(但是)

所以就回到了我们今天使用的主题异或门!

化简分析

我们会发现他的卡诺图虽然无法化简但是非常有规律!!!

这时我们就需要看规律了!

我们发现出现了四个最小单元

01
10

我们不妨直接化简到一起 

我们把00 11归为一项,把10 10归为一项有了上面的引子我们会发现00的两个值相同,11的两个值相同,01的两个值不同,10的两个值不同。 这不就是异或门(同或门也一样的)吗!!!

所以X1X2组成异或门,X3X4组成异或门。

 继续化简我们的卡诺图

 

又是一个相同得”0“不同得”1“这不又是异或门吗!

电路图

简直简单,以后熟练了直接就可以看出来了。因为在学习过程中大家对异或门与同或门的使用并不熟练,但是在生产过程中我们会经常使用!

 

### Cadence 中异或门的使用方法、设计实例与教程 #### 一、Cadence 异或门简介 在Cadence工具中,异或门(XOR gate)是一种基本逻辑元件,广泛应用于各种路的设计。通过合理配置和连接这些组件可以构建复杂的组合逻辑路。 #### 二、创建并使用异或门的方法 为了在Cadence环境中添加一个异或门到当前工作区: 1. 打开Cadence Virtuoso平台; 2. 进入原理图编辑器界面; 3. 利用器件库管理器找到所需的异或门模型文件; 4. 将其拖放到绘图区域完成放置操作[^1]。 ```verilog // Verilog代码示例:定义两个输入端口a,b以及输出c作为异或运算的结果 module xor_example(a, b, c); input a; input b; output c; xor u_xor (c,a,b); // 创建名为u_xor的异或门实例,并指定相应的引脚连接关系 endmodule ``` #### 三、具体应用案例分析 当涉及到更复杂的应用场景时,比如全加器中的进位计算部分,则需要用到多个异或门配合其他类型的逻辑门共同作用来实现特定功能。这里给出一段简单的Verilog描述用于说明这一点: 假设存在四个信号p0,p1,p2,p3分别代表A和B每一位上的“传播”特性,即如果遇到低位产生的进位情况将会继续向高位传递下去[^4]。 ```verilog // 定义模块full_adder,接收三个参分别为本位相加两ai,bi及其来自低阶位置传来的ci_in; 输出sum为最终求得之和而co_out则表示是否产生了新的进位现象。 module full_adder(ai, bi, ci_in, sum, co_out); input ai, bi, ci_in; output sum, co_out; wire p0, g0, p1, g1, cout_temp; assign {g0} = ai & bi; assign {p0} = ai ^ bi; assign {g1} = p0 & ci_in; assign {cout_temp} = g0 | g1; assign {sum} = p0 ^ ci_in; assign {co_out} = cout_temp; endmodule ``` 此段程序展示了如何利用异或门与其他逻辑单元协作完成一次完整的加法过程模拟,在此基础上还可以进一步扩展至多位值间的算术运算处理等方面的研究探索之中。
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