FPGA_latch

一 latch简介

1.1异步电路与同步电路

异步电路：
               组合逻辑电路：

                                     用于产生FIFO或RAM的读写控制信号脉冲。

               时序电路：

                               没有统一时钟，状态不稳定，输出信号只在电路处于稳定状态时，才发生变化。

同步电路(应用广泛）：

               组合逻辑电路

               时序电路（寄存器和各种触发器）：

                                                                      时序电路共享一个时钟，而所有的状态变化都是在时钟的上升沿或下降沿完成的。

1.2latch

latch:

        latch存在与异步电路中，为锁存器。

        锁存状态，数据锁存，输入信号不起作用。

        非锁存状态，输出端随输入信号变化而变化。

二 几种产生latch的情况（个人感觉，出现latch可理解为语句异常，使得输出信号存在未知情况）

2.1组合逻辑中，if else条件分支语句缺少else语句。

2.2组合逻辑中，case条件分支语句，条件未完全列举，且缺少default语句。

2.3组合逻辑中，输出变量赋值给自己。