这是在网上得到的答案,下面是链接:为什么p0接上上拉电阻还可以输出低电平?_百度知道 (baidu.com)
自己画了一个图,
如图,芯片通过控制基极的电位来控制ce间的电压Rce。当be导通时,Rce相较于R拉来说,非常小,所以大部分电压被R拉分掉,输出的电压即Uce,很小,可视为0;当给b的电位很低很低,低于be的开启电压时,三极管就进入了截止区,此时Rce非常非常大(相对于R拉),电压都被Rce分掉了,输出电压就是Uce,高电平。这也就是芯片不被代码控制时输出高电平的原因。
为什么be不导通时Rce非常大?
我们可以看NPN型三极管的内部图
be的导通电压非常小,所以be不导通我们把b、e两端都看成接地,此时P区接地,而上边的N区接高电压,PN结反偏,我们再看二极管的伏安特性,
u的负半轴就是PN结反偏时的情况,R=U/I,我们可以看到I很小很小,在击穿之前,U一直在增大,电阻肯定非常大。
所以三极管中上边的一部分二极管电阻已经很大,再加上下边部分二极管各种各样我也不知道咋样的电阻,电阻肯定就很大,相对于R拉来说。