HLS入门实现一个led灯的闪烁

小浣熊x

已于 2024-05-24 21:42:14 修改

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文章标签： fpga开发

于 2024-05-24 21:40:42 首次发布

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一、HLS是什么？与VHDL/Verilog编程技术有什么关系?
二、2. HLS有哪些关键技术问题？目前存在什么技术局限性？
- 1、关键技术问题
- 2、技术局限性
三、使用 HLS 完成 led 灯闪烁

一、HLS是什么？与VHDL/Verilog编程技术有什么关系?

1、HLS简介

HLS(High-Level Synthesis),HLS是高层次综合的简称，至于层次的理解。一般分为系统级、算法级、RTL级、门级，开关级。

一般认为RTL级及以下设计是可用的，“层次”即从什么角度去描述想要实现的功能。譬如，a xor b采用门级描述就是a，b是一个异或门的输入；而采用高一点层次描述就是a+b。显然，越低层次的描述越困难

HLS就是从高层次描述，之后综合成可用的网表文件的技术。这里的“高”指采用C、C++等编写程序，而不是传统的HDL语言。然而，实际上Vivado套件中是预先采用Vivado HLS这个软件将C程序转换成为Verilog HDL或者VHDL代码，之后进行下一步操作的，并不是直接综合C代码。

对比：传统的 FPGA 开发，首先写 HDL 代码，然后做行为仿真，最后做综合、时序分析等，最后生成可执行文件下载到 FPGA 使用，开发周期比较漫长。使用 HLS，用高级语言开发可以提高效率。因为在软件中调试比硬件快很多，在软件中可以很容易的实现指定的功能，而且做 RTL仿真比软件需要的时间多上千倍。

2、开发流程

在这里插入图片描述

可以看到Vivado HLS设计输入包括三部分：C算法描述文件、C算法仿真文件和Directives文件。最终输出结果以IP、DCP或SysGen模型的形式存在。

3、HLS与VHDL/Verilog编程技术有什么关系?

RTL（寄存器传输级别，基于 VHDL/Verilog 语言）逐步发展，但 VLSI 系统的复杂性呈指数级增长，使 RTL 设计和验证过程成为生产力的瓶颈。HLS（高级综合）通过提高抽象级别，可以减少最初的设计工作量，设计人员可以集中精力描述系统的行为，而不必花费时间来实现微体系结构的细节，且验证被加速、设计空间探索(DSE)更快、定位新平台非常简单、软件工程师可以访问 HLS 等这些好处加在一起，减少了设计和验证时间，降低了开发成本，并降低了进行硬件项目的门槛，因此缩短了产品上市时间，并且在异构系统上使用硬件加速已成为更具吸引力的选择。但是在结果质量(QoR)上，HLS 工具还落后于 RTL。

二、2. HLS有哪些关键技术问题？目前存在什么技术局限性？

1、关键技术问题

字长分析与优化：
FPGA 的一个最主要特点就是可以使用任意字长的数据通路和运算。因此，FPGA 的 HLS 工具不需要拘泥于某种固定长度的表达方式，而可以对设计进行全局或局部的字长优化，从而达到性能提升和面积缩减的双重效果。

循环优化：
循环优化一直是 HLS 优化方法的研究重点和热点。一个流行的循环优化方法，多面体模型的应用非常广泛，在 HLS 里主要被用来将循环语句以空间多面体表示，然后根据边界约束和依赖关系，通过几何操作进行语句调度，从而实现循环的变换。

与Verilog相比，能做到的优化十分有限：
在这里插入图片描述

2、技术局限性

难以预测最终性能及资源利用率：
HLS编译器是静态工具，对理解代码的动态特性没有任何帮助。HLS编译器的行为通常难以预测最终的性能和资源利用率。

HLS实现简单逻辑较为臃肿：
对于一些简单的逻辑，HLS实现结果较为臃肿。一些简单的逻辑，用HDL实现只需要数十行代码，而HLS的实现结果却相当复杂。

HLS对开发人员要求较高：
HLS对开发人员的要求比较高。HLS使用的语言显然不是标准C/C++语言，应该是扩展类C/C++语言。
HLS更适合于已经有现成的、高质量的C算法代码，这时候急需在FPGA上去映射成硬件，非常高效，但是对于有经验的verilog手写设计者，HLS综合工具有时候用得非常麻烦。设计者明知道一个方案是可行的，但是就想不到如何让HLS把C代码变成自己设想的电路。

三、使用 HLS 完成 led 灯闪烁

1、新建工程

打开Vivado HLS并新建一个工程：
在这里插入图片描述

2.输入相关工程信息

在这里插入图片描述

3.选择器件

在这里插入图片描述
输入搜索选择芯片，点击ok，点击finish，完成工程创建。

2、添加文件

源文件添加
点击Source，右键后，选择New File,创建文件
led.h

#ifndef _SHIFT_LED_H_
#define _SHIFT_LED_H_

#include "ap_int.h"
#define CNT_MAX 100000000
//#define CNT_MAX 100,100M时钟频率下计数一秒钟所需要的计数次数
#define FLASH_FLAG CNT_MAX-2
// typedef int led_t;
// typedef int cnt_t;
typedef ap_int<1> led_t;
typedef ap_int<32> cnt_t;
void flash_led(led_t *led_o , led_t led_i);

#endif

led.cpp

#include "led.h"

void flash_led(led_t *led_o , led_t led_i){
#pragma HLS INTERFACE ap_vld port=led_i
#pragma HLS INTERFACE ap_ovld port=led_o
	cnt_t i;
	for(i=0;i<CNT_MAX;i++){
		if(i==FLASH_FLAG){
			*led_o = ~led_i;
		}
	}
}

仿真测试文件添加
右键Test Bench，选择New File
test_led.cpp

#include "led.h"
#include <stdio.h>

int main(){

	led_t led_i=0x01;
	led_t led_o;
	const int SHIFT_TIME = 4;
	int i;
	for(i=0;i<SHIFT_TIME;i++){
		flash_led(&led_o , led_i);
		led_i = led_o;
		printf("shift_out is %d \n",(int)(led_o&0x01));
	}
}

3、C仿真与C综合

点击project->project settings->synthesis->browser->选择顶层函数
在这里插入图片描述
点击project->Run C Simulation

输出01交替，表示C仿真结果正确
点击Solution->Run C Synthesis->Active Solution

4、创建Vivado工程

打开Vivado，选择Greate Project
在这里插入图片描述
点击Next，进行项目信息填写

勾选RTL Project

Source和约束文件添加，暂时不管，直接Next，之后选择器件

点击Finish

5、导入HLS生成的IP核

生成IP核
选择Solution->Export RTL
在这里插入图片描述

出现一个报错信息：
解决方法：
参考Xilinx官网的补丁及使用方法进行修改
https://support.xilinx.com/s/article/76960?language=en_US
下载 Xilinx官网支持社区给出的补丁包，解压到Xilinx安装位置
打开cmd，进入该目录，执行命令python y2k22_patch\patch.py：
导入
点击setting
在这里插入图片描述
选择IP->Repository,并且点击加号，选择solution，将会自动识别到IP，识别到后，点击Apply->OK

检验是否导入成功

生成IP，选中后双击

6、添加实验代码

选择Add Sources
在这里插入图片描述
文件名称填写

代码内容：

`timescale 1ns / 1ps
module flash_led(
input wire clk ,
input wire rst_n ,
output wire led_o
);
 
wire rst ;//同步复位
wire ap_ready ;//当前可以接收下一次数据
reg ap_start ;//IP 开始工作
reg led_i_vld ;//输入数据有效
wire led_o_vld ;
reg led_i ;//输入的 led 信号
wire led_o_r ;
wire ap_done ;
wire ap_idle ;
reg [1:0] delay_cnt ;
assign rst = ~rst_n ;
assign led_o = led_o_r ;
 
//----------------delay_cnt------------------
always @(posedge clk) begin
if (rst==1'b1) begin
delay_cnt <= 'd0;
end
else if(delay_cnt[1]==1'b0) begin
delay_cnt <= delay_cnt + 1'b1;
end
end
 
//----------------ap_start------------------
always @(posedge clk) begin
if (rst==1'b1) begin
ap_start <= 1'b0;
end
else if(delay_cnt[1]==1'b1)begin
ap_start <= 1'b1;
end
end
 
//----------------led_i_vld------------------
always @(posedge clk) begin
if (rst==1'b1) begin
led_i_vld <= 1'b0;
end
else if(delay_cnt[1]==1'b1)begin
led_i_vld <= 1'b1;
end
end
 
//----------------ap_i------------------
always @(posedge clk) begin
if (rst==1'b1) begin
led_i <= 1'b0;
end
else if(led_o_vld==1'b1)begin
led_i <= led_o_r ;
end
end
 
 
flash_led_0 inst_flash_led (
.led_o_V_ap_vld(led_o_vld), // output wire led_o_V_ap_vld
.led_i_V_ap_vld(led_i_vld), // input wire led_i_V_ap_vld
.ap_clk(clk), // input wire ap_clk
.ap_rst(rst), // input wire ap_rst
.ap_start(ap_start), // input wire ap_start
.ap_done(ap_done), // output wire ap_done
.ap_idle(ap_idle), // output wire ap_idle
.ap_ready(ap_ready), // output wire ap_ready
.led_o_V(led_o_r), // output wire [0 : 0] led_o_V
.led_i_V(led_i) // input wire [0 : 0] led_i_V
); 
endmodule

约束文件编写
创建约束文件
在这里插入图片描述
填写相关文件信息

代码内容

##############LED define################## 
set_property PACKAGE_PIN P15 [get_ports {led_o}] 
set_property IOSTANDARD LVCMOS33 [get_ports {led_o}]

##############Reset define################## 
set_property PACKAGE_PIN P16 [get_ports {rst_n}] 
set_property IOSTANDARD LVCMOS33 [get_ports {rst_n}]

##############50M CLK define################## 
create_clock -period 20.000 -name clk -waveform {0.000 10.000} [get_ports clk]
set_property PACKAGE_PIN N18 [get_ports {clk}] 
set_property IOSTANDARD LVCMOS33 [get_ports {clk}]

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HLS入门实现一个led灯的闪烁

HLS(High-Level Synthesis),HLS是高层次综合的简称，至于层次的理解。一般分为系统级、算法级、RTL级、门级，开关级。一般认为RTL级及以下设计是可用的，“层次”即从什么角度去描述想要实现的功能。譬如，a xor b采用门级描述就是a，b是一个异或门的输入；而采用高一点层次描述就是a+b。显然，越低层次的描述越困难HLS就是从高层次描述，之后综合成可用的网表文件的技术。这里的“高”指采用C、C++等编写程序，而不是传统的HDL语言。
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