【基础知识】~ 半加器 &amp；全加器

2401_84617356

于 2024-04-27 00:29:51 发布

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分类专栏： 2024年程序员学习文章标签： python

本文链接：https://blog.csdn.net/2401_84617356/article/details/138234819

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本文详细介绍了半加器和全加器的工作原理、关系表达式、电路设计以及Verilog代码实现。通过半加器的组合实现全加器，展示了逻辑电路设计的基础知识和编程技巧。

摘要由CSDN通过智能技术生成

本章目录：

1. 半加器
- 1.1 定义
2. 全加器
- 2.1 定义
3. 两个半加器实现一个全加器
- 3.1 设计电路图
  - 3.2 代码实现
参考文献
声明

1. 半加器

1.1 定义

半加器，就是不考虑进位的加法器，只有两个输入和两个输出：输入A和B，输出和数sum和进位cout，半加器真值表如下：
在这里插入图片描述

1.2 关系表达式

在这里插入图片描述

1.3 电路设计

在这里插入图片描述

1.4 代码实现

module add\_half(
   input                A   ,
   input                B   ,
 
   output	wire        S   ,
   output   wire        C   
);

assign S = A ^ B;
assign C = A & B;
endmodule

2. 全加器

2.1 定义

全加器就是在半加器的基础上引入一个进位输入，总共三个输入两个输出。全加器真值表如下：
在这里插入图片描述

2.2 关系表达式

这里的输出一共有两个，一个sum，一个进位cout。sum的值是A+B+cin然后去掉进位得到的，也就是说A、B、cin 中，如果输入1的个数是奇数，则sum为1，输入1的个数为偶数（含零）则sum为0。根据这个奇偶判定，可以想到用异或操作，所以得到表达式：
在这里插入图片描述
cout的值也好分析，cout是加和出来的进位，也就是说，如果A、B、cin三个数中，有两个及以上个1，则cout为1，这个容易得到表达式：

2.3 电路设计

2.4 代码实现

module add\_full(
   input                A   ,
   input                B   ,
   input                Ci  , 

   output	wire        S   ,
   output   wire        Co   
);
    assign S = A ^ B ^ Ci;
    assign Co = A&B | A&Ci | B&Ci;
endmodule

3. 两个半加器实现一个全加器

3.1 设计电路图

在这里插入图片描述

3.2 代码实现

`timescale 1ns/1ns

module add\_half(
   input                A   ,
   input                B   ,
 
   output	wire        S   ,
   output   wire        C   
);

assign S = A ^ B;
assign C = A & B;
endmodule

/\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*\*/
module add\_full(
   input                A   ,
   input                B   ,
   input                Ci  , 

   output	wire        S   ,
   output   wire        Co   
);
    wire [1:0] s, c;
    
    add_half m1 (
        .A(A),
        .B(B),
        .S(s[0]),
        .C(c[0]));
    
    add_half m2 (
        .A(s[0]),
        .B(Ci),
        .S(s[1]),
        .C(c[1]));
    
    assign S = s[1];
    assign Co = c[0] | c[1];
endmodule

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