1、[HDL 9-806] Syntax error near “non-printable character with the hex value ‘0xa3‘“. [“F:/verilog/5_Am
解释:字符错误,该行出现中文字符 ',' ;
原因:verilog设计中要注意中英文符号区别,一般无法识别中文字符;
解决办法:将中文字符改为英文字符。
注:verilog中也区分大小写
2、[filemgmt 20-644] Circular Reference Found: '.xil_defaultlib.amp_stor' - Instance 'u_amp_stor' ["F:/verilog/6_amp_stor/par/amp_stor/amp_stor.srcs/sources_1/new/amp_stor.v":49] -->> '.xil_defaultlib.amp_stor' ["F:/verilog/6_amp_stor/par/amp_stor/amp_stor.srcs/sources_1/new/amp_stor.v":3]
解释:顶层模块中找不到相应的例化模块;
原因:例化模块中例化的RAM IP名字和例化模块相同,导致IP被top例化,而例化模块出现例化错误;
解决办法:更改IP或例化模块名
3、[Synth 8-685] variable 'num_out' should not be used in output port connection ["F:/verilog/6_amp_stor/par/amp_stor/amp_stor.srcs/sources_1/new/amp_stor.v":58]
解释:端口连接错误;
原因:该输出端口并没有非阻塞幅值,直接为例化IP输出端口,但设计中num_out被错误定义为了reg类型;
解决办法:将reg型数据改为wire.