FPGA项目实战学习分享_W2
Day1(210121Thu) 工程创建与Basys3计算器实例测试
Getting Started with the Basys 3 (Legacy)
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约束文件与顶层文件信号引脚对应;约束文件语言为Tcl;
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“Generate Bitstream” 花费的时间比想象地久,要等到“Generate Bitstream”按钮从灰色变为彩色才算完;在log中未找到“creating xxx.bit”相关记录,但在文件夹目录中找到了bit和bin文件.此问题已解决,新版本的bit文件生成进度不显示在log中而是在右侧project summary中,如图
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“Program Device” debug file在哪里找?此问题已解决,可以不添加debug文件。
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“Generate Bitstream”疑似失败 项目删除 重新开始。 后来回顾发现其实当时并没有失败,只是自己对流程不熟悉太没有信心了。
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“Run Synthesis" 的时间会比较长
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打开synthesized design后发现尽管项目删除了,device properties依然保持了之前设置的状态
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按照视频步骤顺序直接进入到“Generate Bitstream”环节,这时与视频出入的地方就在于会提醒你是否先implement再generate,我选择了是
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忽略debug文件也一样可以对板子进行编程,目前来看所有其他步骤都能正常推进,板子的计算器功能也可以正常使用。debug问题之后再深究吧。
FPGA-Design-of-a-Digital-Analog-Clock-Display-using-Digilent-Basys3-Artix-7/LAB1_Introduction_Setup/
在吃完饭躺床上休息的时候其实一直在思考,就我现在在