数字时钟仿真设计

•  设计任务 

1、可用555定时器构成的多谐振荡器或其他相关等产生秒信号；

2、设计一个计数器电路，60进制计数器和24进制计数器，在完成能显示60进制和24进制的基础上，实现了60秒进1分，60分进1小时的功能；

3、利用共阴数码管来显示分、秒；

4、能分别进行秒、分、时的校时。只要将开关置于手动位置，可分别对秒、分、时进行手动脉冲输入调整或连续脉冲输入的校正；

5、整点报时功能，当时计数器在每次计到整点前六秒时，需要报时，这可用译码电路来解决。即当分为 59 时，则秒在计 数计到 54 时，输出一延时高电平去打开低音与门，使报时声按 500Hz 频率呜叫 5 声，直至秒计数器计到 58 时，结束这高电平脉冲；当秒计数到 59 时，则去驱动高音 1KHz 频率输出而鸣叫 1 声。

• 设计的目的和意义 

1、掌握数字电子时钟的工作原理。

2、掌握基本逻辑门电路、译码器、触发器、 555 定时器、七段数码管、函数发生器、示波器、万用表等的常用的数字电路的综合设计方法。

3、熟悉用 Multisim 软件进行数字电路仿真设计的方法。

4、熟悉复杂数字电路的安装、测试方法、提高实验技能。增强工程实践能力。

• 仿真设计 

3.1 设计原理

 本设计涉及数字电子技术，其中绝大部分是数字部分、逻辑门电路、数字逻辑表达式、计算真值表与逻辑函数间的关系、编码器、译码器显示等基本原理。数字电子钟一般由振荡器、分频器、计数器、译码器、显示器等几部分组成。这些电路都是数字电路中应用最广的基本电路。

3.2 总体设计方案说明及系统框图

数字钟是计时周期为24小时，显示满刻度为23时59分59秒，另外应有校时功能。一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器、校时电路和振荡器组成。干电路系统由秒信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度,一般用石英晶体振荡器加分频器来实现.将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器,每累计60秒发现胡一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器,每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计时器，可实现对一天24小时的累计.译码显示电路将“时”“分”、“秒”计数器的输出状态七段显示译码器译码，通过LED显示器显示出来.由于计数的起始时间不可能与标准时间(如北京时间)一致,故需要在电路上加一个校时电路,同时标准的1HZ时间信号必须做到准确稳定.通常使用石英晶体振荡器电路构成数字钟。数字时钟设计框图如图3-1：

图3-1 数字时钟设计框图

3.3 单元电路设计方案

3.3.1 振荡器和分频器

振荡器的作用是产生时间标准信号。数字钟的精度就是主要取决于时间标准信的频率和稳定度。所以，在实验中采用脉冲信号作为时间标准信号源。1Hz标准脉冲发生器如下图3-2：

图3-2 1Hz标准脉冲发生器

3.3.2 计数器

根据计数周期分别组成两个60进制(秒、分)和一个24进制(时)的计数器。把它们适当连接构成秒、分、时的计数，(分计数器中分的个位和十位计数单元的状态转换和秒计数器中的是一样的，只是它要把进位信号传输给时的个位计数单元。)实现计时功能。

• 六十进制计数

由分频器来的秒脉冲信号,首先送到“秒”计数器进行累加计数，秒计数器应完成一分钟之内秒数目的累加，并达到60秒时产生一个进位信号,所以，选用两片74161N组成六十进制计数器，采用反馈归零或置数的方法来实现六十进制计数.其中，“秒”十位是六进制，“秒”个位是十进制。秒的个位计数单元为10进制计数器，当QDQCQBQA变成1010时,通过与非门把它的清零端变成0,计数器的输出被置零,跳过1011到1111的状态,又从0000开始,如此重复。秒的十位计数单元为6进制，当QDQCQBQA变成0101时，通过与非门把它的清零端变成0,计数器的输出被置零,跳过0110到1111的状态，又从0000开始，如此就是60进制。同时秒十位上的0101时，要把进位信号传输给“分”个位的计数单元。60进制设计如下图3-3：

图3-3 60进制计数设计图

• 二十四进制计数

当“时”十位的QDQCQBQA为0000或0001时，“时”的个位计数单元是十进制计数器，当他的QDQCQBQA到1010时，通过与非门使得个位74161N上的清零端为0,则计数器的输出直接置零，从0000有开始。当十位的QDQCQBQA为0010时，通过与非门使得该74161N的清零端为0，“时”的十位有重新从0000开始，此时的个位计数单元变成4进制，即当个位计数单元的QDQCQBQA为0100时,就要又从0000开始计数。这样就实现了“时”24进制的计数。24进制设计如下图3-4：

图3-4 24进制计数设计图

• 计数器的组间级联

秒计数器与分计数器的级联:“秒” 十位的QC接“分”个位的输入A, 74161N是上升沿触发的，在输入信号前加了一个反相器相当于下降沿触发，当“秒”十位的QC从1变成0时，“分”的个位触发，进行计数。如图3-5:

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