带超前进位的四位全加器

1 引入

半加：不考虑来自低位的进位，将1位二进制数相加，称为半加

全加：将两个多位二进制数相加时，除了最低位以外，每一位都应考虑来自低位的进位，即：将两个对应的加数和来自低位的进位3个数相加，称为全加。

串行进位加法器：把n个全加器按低位的进位输出与高位的进位输入相连的方法连接起来，各位全加器的进位信号以串联形式逐位产生。

并行进位加法器：并行进位加法器的所有各位的进位都直接依赖最低位进位C-1，即所有各位的进位可以直接从C-1并行产生，故称为超前进位。

2 原理

2.1 简述

超前进位加法原理：

• 进位输入是由专门的“进位逻辑门”来提供
• 该门综合所有低位的加数、被加数及最低位进位输入

超前进位加法器使每位的进位直接由加数和被加数产生，而无需等待低位的进位信号。

2.2 详述

我们知道全加器的输出和进位信号可以用下面表示：
$$\begin{array}{l}{S}_i=A_i\oplus B_i\oplus C_{i-1}\\ C_i=A_i{B}_i+A_i{C}_{i-1}+B_i{C}_{i-1}\end{array}$$
现在不妨定义两个中间变量：产生变量G_i和传输变量P_i：
$$\begin{array}{l}{G}_i=A_i{B}_i\\ P_i=A_i+B_i\end{array}$$
进而定义一个中间变量K_i
$$K_i=\overline{G_i}{P}_i=A_i\oplus B_i$$

于是S_i和C_i可以用K_i、P_i、G_i表示为：
$$\begin{array}{l}{S}_i=K_i\oplus C_{i-1}\\ C_i=G_i+P_i{C}_{i-1}\end{array}$$

于是进位信号C_i可以用下面表示：

$$\overline{}\begin{array}{l}{C}_0=G_0+P_0{C}_{-1}\\ C_1=G_1+P_1{C}_0=G_1+P_1{G}_0+P_1{P}_0{C}_{-1}\\ C_2=G_2+P_2{C}_1=G_2+P_2{G}_1+P_2{P}_1{G}_0+P_2{P}_1{P}_0{C}_{-1}\\ C_3=G_3+P_3{C}_2=G_3+P_3{G}_2+P_3{P}_2{G}_1+P_3{P}_2{P}_1{G}_0+P_3{P}_2{P}_1{P}_0{C}_{-1}\end{array}$$

因为进位信号只与变量G_i、P_i和C_-1有关，而C-1是向最低位的进位信号，其值为0；

即：各位的进位信号都只与两个加数A和B有关，故它们是可以并行产生的。

关于带超前进位的四位全加器的原理基本就是这样。

3 Verilog HDL实现

module fulladd4(sum,c_out,a,b,c_in);
	output [3:0] sum;
	output c_out;
	input [3:0] a,b;
	input c_in;
	wire p0,g0,p1,p2,p3,g1,g2,g3;
	wire c4,c3,c2,c1;
	//计算每一级的p
	assign p0 = a[0]^b[0],
		p1 = a[1]^b[1],
		p2 = a[2]^b[2],
		p3 = a[3]^b[3];
	//计算每一级的g
	assign g0 = a[0]&b[0],
		g1 = a[1]&b[1],
		g2 = a[2]&b[2],
		g3 = a[3]&b[3];
	//计算每一级的进位，在计算超前进位中c_in等于c_0
	assign c1 = g0|(p0&c_in),
		c2 = g1|(p1&g0)|(p1&p0&c_in),
		c3 = g2|(p2&g1)|(p2&p1&g0)|(p2&p1&p0&c_in),
		c3 = g3|(p3&g2)|(p3&p2&g1)|(p3&p2&p1&g0)|(p3&p2&p1&p0&c_in);
	//计算加法的总和
	assign sum[0] = p0^c_in,
		sum[1] = p1^c1,
		sum[2] = p2^c2,
		sum[3] = p3^c3;
	//进位输出赋值
	assign c_out = c4;

endmodule