一、概述
定义:能够存储1位二值信号的基本单元电路统称为触发器(Flip-Flop)。
两个特点:具有两个能自行保持的稳定状态,用来表示逻辑状态的0和1;在触发信号的操作下,根据不同的输入信号可以置成0或1。
二、SR锁存器
或非门组成的锁存器
(1)工作原理
当 S D S_D SD= R D R_D RD=1时, Q Q Q=1, Q ′ Q' Q′=0。在 S D S_D SD由1变为0的时候, Q ′ Q' Q′变为1, Q Q Q就变为1,因而电路的1状态保持不变。
当 S D S_D SD=0, R D R_D RD=1时, Q Q Q=0, Q ′ Q' Q′=1。在 R D R_D RD=1信号消失后,电路保持0状态不变。
当 S D S_D SD= R D R_D RD=0,电路维持原来的状态不变。
当
S
D
S_D
SD=
R
D
R_D
RD=1,
Q
Q
Q=
Q
′
Q'
Q′=0,这个是不正常的,而且在
S
D
S_D
SD和
R
D
R_D
RD同时回到0以后无法判断锁存器将回到1状态还是0状态,所以正常工作时,输入信号会有
S
D
R
D
S_DR_D
SDRD=0的约束条件,即不容许输入
S
D
S_D
SD=
R
D
R_D
RD=1的信号。
(2)特性表
根据上面的工作原理,可以得出如下的特性表。
与非门组成的锁存器
同样的,与非门锁存器也有约束条件,在
S
D
′
S'_D
SD′=
R
D
′
R'_D
RD′=0出现非定义的
Q
Q
Q=
Q
′
Q'
Q′=1状态,所以会有
S
D
R
D
S_DR_D
SDRD=0的约束条件,即不容许有
S
D
′
S'_D
SD′=
R
D
′
R'_D
RD′=0的输入信号。
如下是特性表,用变化的思维去看图,
S
D
′
S'_D
SD′和
R
D
′
R'_D
RD′哪个为0,就看那个,当
R
D
′
R'_D
RD′变为0时,
Q
′
Q'
Q′肯定变为1,当
S
D
′
S'_D
SD′为0时,Q肯定为1;
三、触发器(电平、边沿、脉冲)
1、电平触发(SR、D触发器)
电平触发SR触发器
1、电路结构和工作原理
当CLK=0
时,G3和G4保持1不变,SR无法影响G3和G4输出状态,所以整个输出维持不变。
当CLK=1
,特性表与SR锁存器的特性表一样,如下所示:
电平触发D触发器
1、工作原理和结构
若D=1
,CLK变为高电平,触发器被置成Q=1,CLK回到低电平以后触发器保持1状态不变。
若D=0
,CLK变为高电平,触发器被置成Q=0,CLK回到低电平以后触发器保持0状态不变。
2、特性表
如下是D型锁存器的特性表。CLK=0
时,触发器维持状态不变,CLK=1
时,触发器输出和输入D保持一致。
电平触发方式的动作特点
CLK
为有效信号时,触发器才能接受输入信号,并按照输入信号将触发器的输出置成相应的状态。
CLK=1
的全部时间内,S和R的状态的变化都会引起输出状态的改变。CLK
回到0后,触发器保存的是CLK回到0以前瞬间的状态。
3、例题
重要,记住两点,CLK=1,Q=D;CLK=0,Q状态不变。
2、边沿触发
电平D触发器构成的边沿触发器
1、电路结构和工作原理
CLK=0,CLK1=1,Q1=D,CLK2=0,Q保持;CLK由0变为1,CLK1=0,Q1保持CLK上升沿到达前D状态,CLK2=1,Q被置成Q1,即Q被置成与CLK上升沿到达前瞬时D状态。
2、特性表
3、实际的CMOS边沿触发D触发器
CLK=0时, C ′ C' C′=1, C C C=0,TG1导通,TG2截止,Q1=D;TG3截止,TG4导通,FF2保持,即Q保持。
CLK上升沿到达,
C
′
C'
C′=0,
C
C
C=1,TG1截止,TG2导通,因G1输入电容存储效应,G1输入端电压不立即改变,于是Q1的状态再TG1截止前被保存下来;TG3导通,TG4截止,所以Q*=D;
例题,非常重要
4、带异步置位、复位端的CMOS边沿触发D触发器
5、边沿触发方式的动作特点
触发器的次态仅取决于CLK的上升沿或下降沿到达时输入的逻辑状态,而在这以前或以后,输入信号的变化对触发器输出的状态没有影响。
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