Verilog实现-0101序列检测器

功能模块

module mealy(clk,rst_n,din,dout);
	input clk,rst_n,din;
	output reg dout;
	reg [1:0] pre_state,next_state;
	parameter s0=2'b00,s1=2'b01,s2=2'b10,s3=2'b11;
	always@(posedge clk or negedge rst_n