verilog-实现按键消抖模块

已于 2024-06-03 23:03:37 修改
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分类专栏： Verilog 文章标签： fpga开发
于 2023-04-12 23:22:15 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/Anzg256/article/details/130119306
版权
该文介绍了按键消抖的原理，通过使用Mealy型状态机的Verilog代码展示了如何在高电平有效和低电平有效的情况下消除按键抖动。文中提供了详细的Verilog代码实现，并附有测试激励，旨在确保按键按下时只有一个稳定的信号输出。
摘要由CSDN通过智能技术生成

文章目录

1.按键消抖原理

轻触按键：相当于是一种电子开关，按下时开关接通，松开时开关断开，实现原理是通过轻触按键内部的金属弹片受力弹动来实现接通和断开。
image
说明： 如上图，产生的抖动次数以及间隔时间均是不可预期的，这就需要通过滤波来消除抖动可能对外部其他设备造成的影响。一般情况下抖动的总时间会持续20ms以内。这种抖动，可以通过硬电路或者逻辑设计的方式来消除，也可以通过软件的方式完成。其中硬件电路消除抖动适用于按键数目较少的场合。

2.实现方案-状态机（Mealy型）

image

说明：

  • IDLE：时空闲状态
  • FILTER0：按下抖动滤除状态
  • DOWN：按下稳定状态
  • FILTER1：释放抖动滤除状态
  • 采用独热码编码方式，优点：电路速度快；缺点：占用资源。
    image

3.Verilog代码

ps: 代码中涉及的脉冲边缘检测电路，可以看博主的文章：
脉冲边缘检测电路-verilog实现

（1）高电平有效的情况

高电平有效的Verilog实现 
//---------------------------------------------------
//高电平有效
//输出模板  o_key_flag && ！o_key_state （一个脉冲）表示按下

module key1_filter_module(

    input                               i_clk                     ,
    input                               i_rstn                    ,
    input                               i_key                     ,
    output reg                          o_key_flag                ,
    output reg                          o_key_state                  
	);


parameter
        IDEL        =  4'b0001,
        FILTER0     =  4'b0010,
        DOWN        =  4'b0100,
        FILTER1     =  4'b1000;
    

		
reg    [3:0]   state                ;
reg    [19:0]  cnt_20ms             ;
reg            en_cnt_20ms          ;//使能计数寄存器
reg            i_key_a,i_key_b      ;
reg            key_tmp_a,key_tmp_b  ;
reg            cnt_20ms_full        ;//计数满标志信号
wire           pedge,nedge          ;
 
//---------------跨时钟域处理，打两个拍子----------------//
always@(posedge i_clk or negedge i_rstn)
    if(!i_rstn)
      begin
         i_key_a <= 1'b0;
         i_key_b <= 1'b0;
      end
    else 
        begin
         i_key_a <= i_key;
         i_key_b <= i_key_a;
       end
//-------------边沿监测电路----------------------------//
always@(posedge i_clk or negedge i_rstn)
    if(!i_rstn)begin
        key_tmp_a <= 1'b0;
        key_tmp_b <= 1'b0;
    end
    else begin
        key_tmp_a <= i_key_b;
        key_tmp_b <= key_tmp_a;
    end
	
assign nedge = !key_tmp_a &  key_tmp_b  ;
assign pedge = key_tmp_a  & (!key_tmp_b);

//------------------------20ms计数器------------------//
always@(posedge i_clk or negedge i_rstn)
    if(!i_rstn)
        cnt_20ms <= 20'd0;
    else if(en_cnt_20ms)
        cnt_20ms <= cnt_20ms + 1'b1;
    else
        cnt_20ms <= 20'd0;
	
always@(posedge i_clk or negedge i_rstn)
    if(!i_rstn)
        cnt_20ms_full <= 1'b0;
    else if(cnt_20ms == 999_999)
        cnt_20ms_full <= 1'b1;
    else
        cnt_20ms_full <= 1'b0;

//----------------fsm-----------------------------
always@(posedge i_clk or negedge i_rstn)
    if(!i_rstn)begin
        en_cnt_20ms <= 1'b0;
        state       <= IDEL;
        o_key_flag  <= 1'b0;
        o_key_state <= 1'b1;
    end
    else begin
        case(state)
            IDEL :
                begin
                    o_key_flag <= 1'b0;
                    if(pedge)begin
                        state       <= FILTER0;
                        en_cnt_20ms <= 1'b1;
                    end
                    else
                        state <= IDEL;
                end
					
            FILTER0:
                if(cnt_20ms_full)begin
                    o_key_flag  <= 1'b1;
                    o_key_state <= 1'b0;
                    en_cnt_20ms <= 1'b0;
                    state       <= DOWN;
                end
                else if(nedge)begin
                    state       <= IDEL;
                    en_cnt_20ms <= 1'b0;
                end
                else
                    state <= FILTER0;
					
            DOWN:
                begin
                    o_key_flag <= 1'b0;
                    if(nedge)begin
                        state       <= FILTER1;
                        en_cnt_20ms <= 1'b1;
                    end
                    else
                        state <= DOWN;
                end
			
            FILTER1:
                if(cnt_20ms_full)begin
                    o_key_flag  <= 1'b1;
                    o_key_state <= 1'b1;
                    en_cnt_20ms <= 1'b0;
                    state       <= IDEL;
                end
                else if(pedge)begin
                    en_cnt_20ms <= 1'b0;
                    state       <= DOWN;
                end
                else
                    state <= FILTER1;
			
            default:
                begin
                    state       <= IDEL;
                    en_cnt_20ms <= 1'b0;
                    o_key_flag  <= 1'b0;
                    o_key_state <= 1'b1;
                end
				
        endcase
    end
	


endmodule
高电平有效的TESTBENCH 
`timescale 1ns / 1ps

module tb_key1_filter_module;

//port
     reg  i_clk  = 1      ; 
     reg  i_rstn = 0      ;
     reg  i_key           ;
     wire o_key_flag      ;
     wire o_key_state     ;


key1_filter_module uut (
		.i_clk          (i_clk       ) , 
		.i_rstn         (i_rstn      ) , 
		.i_key          (i_key       ) , 
		.o_key_flag     (o_key_flag  ) ,
        .o_key_state    (o_key_state )
	);

    
always #10 i_clk <= ~i_clk ; //50MHZ
    
initial begin     
          i_key  <= 1;     
    #20  i_rstn  <= 1;

   #10_000_000;        
    i_key <= 0;    #1000;
    i_key <= 1;    #2000;
    i_key <= 0;    #1400;
    i_key <= 1;    #2600;
    i_key <= 0;    #1300;
    i_key <= 1;    #200;
    
    i_key <= 0;   #30_000_000;
   
    i_key <= 1;    #2000;
    i_key <= 0;    #1000;
    i_key <= 1;    #2600;
    i_key <= 0;    #1400;
    i_key <= 1;    #200;
    i_key <= 0;    #1300;
    
    i_key <= 1;   #30_000_000;
    
    end
endmodule

（2）低电平有效的情况

低电平有效的Verilog实现 
//---------------------------------------------------
//低电平有效
//输出模板  o_key_flag && ！o_key_state （一个脉冲）表示按下

module key0_filter_module(

input                               i_clk                     ,
input                               i_rstn                    ,
input                               i_key                     ,
output reg                          o_key_flag                ,
output reg                          o_key_state                  
);


parameter
    IDEL        =  4'b0001,
    FILTER0     =  4'b0010,
    DOWN        =  4'b0100,
    FILTER1     =  4'b1000;


    
reg    [3:0]   state                ;
reg    [19:0]  cnt_20ms             ;
reg            en_cnt_20ms          ;//使能计数寄存器
reg            i_key_a,i_key_b      ;
reg            key_tmp_a,key_tmp_b  ;
reg            cnt_20ms_full        ;//计数满标志信号
wire           pedge,nedge          ;

//---------------跨时钟域处理，打两个拍子----------------//
always@(posedge i_clk or negedge i_rstn)
if(!i_rstn)
  begin
     i_key_a <= 1'b0;
     i_key_b <= 1'b0;
  end
else 
    begin
     i_key_a <= i_key;
     i_key_b <= i_key_a;
   end
//-------------边沿监测电路----------------------------//
always@(posedge i_clk or negedge i_rstn)
if(!i_rstn)begin
    key_tmp_a <= 1'b0;
    key_tmp_b <= 1'b0;
end
else begin
    key_tmp_a <= i_key_b;
    key_tmp_b <= key_tmp_a;
end

assign nedge = !key_tmp_a &  key_tmp_b  ;
assign pedge = key_tmp_a  & (!key_tmp_b);

//------------------------20ms计数器------------------//
always@(posedge i_clk or negedge i_rstn)
if(!i_rstn)
    cnt_20ms <= 20'd0;
else if(en_cnt_20ms)
    cnt_20ms <= cnt_20ms + 1'b1;
else
    cnt_20ms <= 20'd0;

always@(posedge i_clk or negedge i_rstn)
if(!i_rstn)
    cnt_20ms_full <= 1'b0;
else if(cnt_20ms == 999_999)
    cnt_20ms_full <= 1'b1;
else
    cnt_20ms_full <= 1'b0;

//----------------fsm-----------------------------
always@(posedge i_clk or negedge i_rstn)
if(!i_rstn)begin
    en_cnt_20ms <= 1'b0;
    state       <= IDEL;
    o_key_flag  <= 1'b0;
    o_key_state <= 1'b1;
end
else begin
    case(state)
        IDEL :
            begin
                o_key_flag <= 1'b0;
                if(nedge)begin
                    state       <= FILTER0;
                    en_cnt_20ms <= 1'b1;
                end
                else
                    state <= IDEL;
            end
                
        FILTER0:
            if(cnt_20ms_full)begin
                o_key_flag  <= 1'b1;
                o_key_state <= 1'b0;
                en_cnt_20ms <= 1'b0;
                state       <= DOWN;
            end
            else if(pedge)begin
                state       <= IDEL;
                en_cnt_20ms <= 1'b0;
            end
            else
                state <= FILTER0;
                
        DOWN:
            begin
                o_key_flag <= 1'b0;
                if(pedge)begin
                    state       <= FILTER1;
                    en_cnt_20ms <= 1'b1;
                end
                else
                    state <= DOWN;
            end
        
        FILTER1:
            if(cnt_20ms_full)begin
                o_key_flag  <= 1'b1;
                o_key_state <= 1'b1;
                en_cnt_20ms <= 1'b0;
                state       <= IDEL;
            end
            else if(nedge)begin
                en_cnt_20ms <= 1'b0;
                state       <= DOWN;
            end
            else
                state <= FILTER1;
        
        default:
            begin
                state       <= IDEL;
                en_cnt_20ms <= 1'b0;
                o_key_flag  <= 1'b0;
                o_key_state <= 1'b1;
            end
            
    endcase
end



endmodule
低电平有效的TESTBENCH 
`timescale 1ns / 1ps

module tb_key0_filter_module;

//port
     reg  i_clk  = 0      ; 
     reg  i_rstn = 0      ;
     reg  i_key           ;
     wire o_key_flag      ;
     wire o_key_state     ;


key0_filter_module uut (
		.i_clk          (i_clk       ) , 
		.i_rstn         (i_rstn      ) , 
		.i_key          (i_key       ) , 
		.o_key_flag     (o_key_flag  ) ,
        .o_key_state    (o_key_state )
	);

    
always #10 i_clk <= ~i_clk ; //50MHZ
    
initial begin     
          i_key  <= 0;     
    #20  i_rstn  <= 1;

   #10_000_000;        
    i_key <= 1;    #1000;
    i_key <= 0;    #2000;
    i_key <= 1;    #1400;
    i_key <= 0;    #2600;
    i_key <= 1;    #1300;
    i_key <= 0;    #200;
    
    i_key <= 1;   #30_000_000;
   
    i_key <= 0;    #2000;
    i_key <= 1;    #1000;
    i_key <= 0;    #2600;
    i_key <= 1;    #1400;
    i_key <= 0;    #200;
    i_key <= 1;    #1300;
    
    i_key <= 0;   #30_000_000;
    
    end
endmodule

本文来自参考：小梅哥的设计方案
https://www.bilibili.com/video/BV1KE411h7AZ?p=8&vd_source=696332c534453c3966f51e8e54ca6453
本篇随笔为学习记录所用，如有侵权，请联系博主。

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FPGA verilog代码:按键消抖模块代码
qq_34895681的博客
06-19 234
该除法器模块是一个实用的FPGA设计组件，它接收两个8位的输入x和y，以及一个启动信号start。当启动信号被激活时，模块开始执行除法操作，并将结果输出到z。模块还包含一个busy信号，表示模块是否正在忙碌处理除法操作。
Verilog实现按键消抖（状态机方法）
whik1194的博客
04-05 3161
输出的逻辑电平也会发生快速翻转，按键按下和释放的过程中，都会产生抖动，虽然时间非常短暂，但是对于单片机、FPGA这种实时性非常高的系统来说是不可接受的，为了保证系统能正确识别按键的开关，必须对按下和释放的过程进行滤波处理。下面是基于Verilog状态机思路，使用两个计数器分别对按下和释放进行滤波处理，理论上按下和释放不会同时出现，所以使用一个计数器也可以实现的，为了便于理解，我们使用两个计数器分别对高低电平进行计时。常用的轻触按键内部结构为金属弹片，在手按下、松开的过程中往往会发生细微抖动。
Verilog语言的按键消抖模块
11-07
基于Verilog语言的按键消抖模块，比传统的延时消抖更为精细，无论是长按，还是只按一下都可以检测，对于低频时钟接入也支持
Verilog功能模块 —— 按键消抖
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m0_70935984的博客
05-22 3426
按键一般是机械弹性开关，由于机械触点的弹性作用，机械触点断开、闭合时会伴随着一连串的抖动，这个抖动会使得按键输出的高低电平连续变化，而这并不是真正的按下按键，如果直接作为开关控制后续电路，就会造成电路的不稳定，因此，需要采用按键消抖。
verilog按键消抖经典
08-16
verilog按键消抖经典程序，采用的边缘检测消抖，边缘检测按键。。
Verilog实现按键消抖
adolphwang_909086的博客
05-09 8319
目录1、实验平台2、实验目的2.1、实验要求3、实验流程3.1、实验原理3.2、系统架构3.3、功能模块划分3.4、时序信号图3.5、代码实现3.6、测试文件3.7、上板验证4、总结 1、实验平台 软件：PC、Quartus Prime 18.1、Modelsim 10.5b 硬件：Altera FPGA开发板（EP4CE6E22F17C8） 2、实验目的 1、通过延时方式实现按键消抖 2、状态机demo熟悉 3、状态机实现按键消抖（多位宽） 2.1、实验要求 使用经过消除抖动后的按键信号控制LED呈
Verilog-按键消抖程序参考.pdf
12-26
该文档"Verilog-按键消抖程序参考.pdf"提供了一个使用Verilog实现按键消抖功能的示例程序。按键消抖是为了处理机械式按键在按下或释放瞬间产生的抖动问题，避免因抖动导致的误触发。下面将详细解释该程序的关键部分...
Verilog 按键消抖模块 可作为外部信号消抖模块使用
06-19
简单可靠的按键消抖模块 可作为外部信号消抖模块使用 按键按下开始20ms计数，期间有抖动都会使得计数重新开始，直到20ms计数完成输出有效
基于Verilog状态机思路实现的按键消抖模块
04-05
基于Verilog状态机思路实现的按键消抖模块，包括Modelsim仿真Testbench文件。 相关文章：https://blog.csdn.net/whik1194/article/details/129972793
按键消抖verilog
05-05
按键消抖 verilog
verilog按键消抖
07-06
verilog按键消抖代码，已完成封装，可以直接调用。支持动态设置上升沿和下降沿触发，可以通过一个bit来设置具体工作方式，仿真和实际测试均可正常使用。
用verilog写的按键消抖模块 可方便调用
08-12
模块名deshake 几乎每行都有注释 易于移植调用~
FPGA中利用Verilog实现按键去抖动
08-22
利用verilog代码实现FPGA中的按键去抖动，资源不需要积分，希望对大家有用。
基于verilog的按键消抖源代码设计
08-09
基于verilog的按键消抖源代码设计，消除了按下、抬起时的抖动以及外界环境导致的低电平期间的毛刺、抖动。
verilog 按键消抖
山南水北有一方的博客
04-24 9732
按键结果：按键一次，标志位置为１一次。 问题：抖动 方案：在按下阶段计时，当按下时间大于规定时间时，记为一次按键。 一般情况下，我们从按下按键到松开基本需要大于几十毫秒的时间，系统时钟的周期处于纳秒级，因此我们按下一次按键会被大于十万个时钟的上升沿采集到，然而我们希望的是按下一次按键只被一次上升沿采集到，不然会被认为按了多次按键，所以我们需要对我们的按键进行处理。假设按键在没被按下时为高电平，被按...
按键消抖VERILOG
bbbman7的博客
03-11 855
module top_module( input clk, input reset, input [3:0] key_in, //按键输入 output [3:0] key_signal, //按键扫描 output [7:0] led ); wire key;//4个按键输入相与来判断是否有按键被按下 assign key=&key_in; reg [3:0] key_value;//存入按键判断值，判断按下还是释放 w...
Verilog设计-按键消抖
liuchj的博客
09-22 1307
在FPGA中，经常利用按键开关去复位或者控制小灯等功能。由于通常所使用的开关为机械弹性开关，当按下或松开按键时，由于弹片的物理特性，不能立即闭合或断开，往往会在断开或闭合的短时间内产生机械抖动，抖动有可能会引起电路的误判，因此需要对按键进行消抖。按键去抖的思路是检测到按下（弹起）时延时 一段时间（20ms），再检测，如果状态仍为按下（弹起），则确认是按下（弹起）的；如果状态为弹起（按下）的，则确认是干扰，无按键按下（弹起）。
c++ gpio按键防抖
最新发布
07-12
在C++中，GPIO（通用输入输出）按键防抖处理通常是为了避免由于按键按下和抬起之间的时间间隔较短导致程序频繁误触发。防抖的主要目的是提高信号的稳定性和可靠性。下面是一个简单的防抖处理示例，通常会在按键中断服务函数中实现： 1. 定义两个标志位：一个是当前检测到的按键状态，另一个是上一次按键状态。例如，`bool isPressed = false`, `bool lastPress = false`。 2. 当检测到按键按下时，更新当前状态，并进入防抖延迟计时器（比如使用定时器或者延时循环）。 ```cpp void gpioInterruptHandler() { bool currentPress = readGPIO(); // 检测当前按键状态 if (currentPress && !lastPress) { isPressed = true; startDelayTimer(); } // 如果已经过了设定的防抖时间 if (!isPressed && delayTimerExpired()) { isPressed = false; lastPress = currentPress; // 更新上次按键状态 processButtonEvent(currentPress); // 处理按键事件 } } ``` 3. 防抖定时器一般设置一个固定的延迟时间，如50毫秒。可以使用硬件提供的API，或者软件模拟定时器（如睡眠函数）。 4. `delayTimerExpired()` 函数检查定时器是否已过期。当计时结束，清除防抖标志并执行相应的操作。
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