第26章 FMC—扩展外部SDRAM

本章参考资料：《STM32F76xxx参考手册2》、《STM32F7xx规格书》、库帮助文档《STM32F779xx_User_Manual.chm》。

关于SDRAM存储器，请参考前面的“常用存储器介绍”章节，实验中SDRAM芯片的具体参数，请参考其规格书《W9825G6KH》来了解。

26.1 SDRAM控制原理

STM32控制器芯片内部有一定大小的SRAM及FLASH作为内存和程序存储空间，但当程序较大，内存和程序空间不足时，就需要在STM32芯片的外部扩展存储器了。

STM32F767系列芯片扩展内存时可以选择SRAM和SDRAM，由于SDRAM的“容量/价格”比较高，即使用SDRAM要比SRAM要划算得多。我们以SDRAM为例讲解如何为STM32扩展内存。

给STM32芯片扩展内存与给PC扩展内存的原理是一样的，只是PC上一般以内存条的形式扩展，内存条实质是由多个内存颗粒(即SDRAM芯片)组成的通用标准模块，而STM32直接与SDRAM芯片连接。见图 262，这是一种型号为W9825G6KH的SDRAM芯片内部结构框图，以它为模型进行学习。

 

图 26-1 SDRAM芯片外观

 

图 26-2 一种SDRAM芯片的内部结构框图

26.1.1 SDRAM信号线

图 26-2虚线框外引出的是SDRAM芯片的控制引脚，其说明见表 26-1。

表 26-1 SDRAM控制引脚说明

信号线	类型	说明
CLK	I	同步时钟信号，所有输入信号都在CLK为上升沿的时候被采集
CKE	I	时钟使能信号，禁止时钟信号时SDRAM会启动自刷新操作
CS#	I	片选信号，低电平有效
CAS#	I	列地址选通，为低电平时地址线表示的是列地址
RAS#	I	行地址选通，为低电平时地址线表示的是行地址
WE#	I	写入使能，低电平有效
DQM[0:1]	I	数据输入/输出掩码信号，表示DQ信号线的有效部分
BA[0:1]	I	Bank地址输入，选择要控制的Bank
A[0:12]	I	地址输入
DQ[0:15]	I/O	数据输入输出信号

除了时钟、地址和数据线，控制SDRAM还需要很多信号配合，它们具体作用在描述时序图时进行讲解。

26.1.2 控制逻辑

SDRAM内部的“控制逻辑”指挥着整个系统的运行，外部可通过CS、WE、CAS、RAS以及地址线来向控制逻辑输入命令，命令经过“命令器译码器”译码，并将控制参数保存到“模式寄存器中”，控制逻辑依此运行。

26.1.3 地址控制

SDRAM包含有“A”以及“BA”两类地址线，A类地址线是行(Row)与列(Column)共用的地址总线，BA地址线是独立的用于指定SDRAM内部存储阵列号(Bank)。在命令模式下，A类地址线还用于某些命令输入参数。

26.1.4 SDRAM的存储阵列

要了解SDRAM的储存单元寻址以及“A”、“BA”线的具体运用，需要先熟悉它内部存储阵列的结构，见图 26-3。

 

图 26-3 SDRAM存储阵列模型

SDRAM内部包含的存储阵列，可以把它理解成一张表格，数据就填在这张表格上。和表格查找一样，指定一个行地址和列地址，就可以精确地找到目标单元格，这是SDRAM芯片寻址的基本原理。这样的每个单元格被称为存储单元，而这样的表则被称为存储阵列(Bank)，目前设计的SDRAM芯片基本上内部都包含有4个这样的Bank，寻址时指定Bank号以及行地址，然后再指定列地址即可寻找到目标存储单元。SDRAM内部具有多个Bank时的结构见图 26-4。

 

图 26-4 SDRAM内有多个Bank时的结构图

SDRAM芯片向外部提供有独立的BA类地址线用于Bank寻址，而行与列则共用A类地址线。

图 262标号„中表示的就是它内部的存储阵列结构，通讯时当RAS线为低电平，则“行地址选通器”被选通，地址线A[12:0]表示的地址会被输入到“行地址译码及锁存器”中，作为存储阵列中选定的行地址，同时地址线BA[1:0]表示的Bank也被锁存，选中了要操作的Bank号；接着控制CAS线为低电平，“列地址选通器”被选通，地址线A[11:0]表示的地址会被锁存到“列地址译码器”中作为列地址，完成寻址过程。

26.1.5 数据输入输出

若是写SDRAM内容，寻址完成后，DQ[15:0]线表示的数据经过图 262标号…中的输入数据寄存器，然后传输到存储器阵列中，数据被保存；数据输出过程相反。

本型号的SDRAM存储阵列的“数据宽度”是16位(即数据线的数量)，在与SDRAM进行数据通讯时，16位的数据是同步传输的，但实际应用中我们可能会以8位、16位的宽度存取数据，也就是说16位的数据线并不是所有时候都同时使用的，而且在传输低宽度数据的时候，我们不希望其它数据线表示的数据被录入。如传输8位数据的时候，我们只需要DQ[7:0]表示的数据，而DQ[15:8]数据线表示的数据必须忽略，否则会修改非目标存储空间的内容。所以数据输入输出时，还会使用DQM[1:0]线来配合，每根DQM线对应8位数据，如“DQM0(LDQM)”为低电平，“DQM1(HDQM)”为高电平时，数据线DQ[7:0]表示的数据有效，而DQ[15:8]表示的数据无效。

26.1.6 SDRAM的命令

控制SDRAM需要用到一系列的命令，见表 26-2。各种信号线状态组合产生不同的控制命令。

表 26-2 SDRAM命令表

 

表中的H表示高电平，L表示低电平，X表示任意电平，High-Z表示高阻态。

1.命令禁止

只要CS引脚为高电平，即表示“命令禁止”(COMMAND INHBIT)，它用于禁止SDRAM执行新的命令，但它不能停止当前正在执行的命令。

2.空操作

“空操作”(NO OPERATION)，“命令禁止”的反操作，用于选中SDRAM，以便接下来发送命令。

3.行有效

进行存储单元寻址时，需要先选中要访问的Bank和行，使它处于激活状态。该操作通过“行有效”(ACTIVE)命令实现，见图 26-5，发送行有效命令时，RAS线为低电平，同时通过BA线以及A线发送Bank地址和行地址。

 

图 26-5 行有效命令时序图

4.列读写

行地址通过“行有效”命令确定后，就要对列地址进行寻址了。“读命令”(READ)和“写命令”(WRITE)的时序很相似，见图 266，通过共用的地址线A发送列地址，同时使用WE引脚表示读/写方向，WE为低电平时表示写，高电平时表示读。数据读写时，使用DQM线表示有效的DQ数据线。

 

图 26-6 读取命令时序

本型号的SDRAM芯片表示列地址时仅使用A[8:0]线，而A10线用于控制是否“自动预充电”，该线为高电平时使能，低电平时关闭。

5.预充电

 SDRAM 的寻址具有独占性，所以在进行完读写操作后，如果要对同一个Bank 的另一行进行寻址，就要将原来有效（ACTIVE）的行关闭，重新发送行/列地址。Bank 关闭当前工作行，准备打开新行的操作就是预充电（Precharge）。

预充电可以通过独立的命令控制，也可以在每次发送读写命令的同时使用“A10”线控制自动进行预充电。实际上，预充电是一种对工作行中所有存储阵列进行数据重写，并对行地址进行复位，以准备新行的工作。

独立的预充电命令时序见图 26-7。该命令配合使用A10线控制，若A10为高电平时，所有Bank都预充电；A10为低电平时，使用BA线选择要预充电的Bank。

 

图 26-7 PRECHARGE命令时序

6.刷新

SDRAM要不断进行刷新(Refresh)才能保留住数据，因此它是 DRAM 最重要的操作。刷新操作与预充电中重写的操作本质是一样的。

但因为预充电是对一个或所有Bank 中的工作行操作，并且不定期，而刷新则是有固定的周期，依次对所有行进行操作，以保证那些久久没被访问的存储单元数据正确。

刷新操作分为两种：“自动刷新”（Auto Refresh）与“自我刷新”(Self Refresh)，发送命令后CKE时钟为有效时(低电平)，使用自动刷新操作，否则使用自我刷新操作。不论是何种刷新方式，都不需要外部提供行地址信息，因为这是一个内部的自动操作。

对于“自动刷新”， SDRAM 内部有一个行地址生成器（也称刷新计数器）用来自动地依次生成行地址，每收到一次命令刷新一行。在刷新过程中，所有Bank都停止工作，而每次刷新所占用的时间为N个时钟周期(视SDRAM型号而定，通常为N=9)，刷新结束之后才可进入正常的工作状态，也就是说在这N个时钟期间内，所有工作指令只能等待而无法执行。一次次地按行刷新，刷新完所有行后，将再次对第一行重新进行刷新操作，这个对同一行刷新操作的时间间隔，称为SDRAM的刷新周期，通常为64ms。显然刷新会对SDRAM的性能造成影响，但这是它的DRAM的特性决定的，也是DRAM相对于SRAM取得成本优势的同时所付出的代价。

 “自我刷新”则主要用于休眠模式低功耗状态下的数据保存，也就是说即使外部控制器不工作了，SDRAM都能自己确保数据正常。在发出“自我刷新”命令后，将 CKE 置于无效状态(低电平)，就进入自我刷新模式，此时不再依靠外部时钟工作，而是根据SDRAM内部的时钟进行刷新操作。在自我刷新期间除了 CKE 之外的所有外部信号都是无效的，只有重新使 CKE 有效才能退出自我刷新模式并进入正常操作状态。

7.加载模式寄存器

前面提到SDRAM的控制逻辑是根据它的模式寄存器来管理整个系统的，而这个寄存器的参数就是通过“加载模式寄存器”命令(LOAD MODE REGISTER)来配置的。发送该命令时，使用地址线表示要存入模式寄存器的参数“OP-Code”，各个地址线表示的参数见图 26-8。

 

图 26-8 模式寄存器解析图

模式寄存器的各个参数介绍如下：

Burst Length

Burst Length译为突发长度，下面简称BL。突发是指在同一行中相邻的存储单元连续进行数据传输的方式，连续传输所涉及到存储单元（列）的数量就是突发长度。

上文讲到的读/写操作，都是一次对一个存储单元进行寻址，如果要连续读/写就还要对当前存储单元的下一个单元进行寻址，也就是要不断的发送列地址与读/写命令（行地址不变，所以不用再对行寻址）。虽然由于读/写延迟相同可以让数据的传输在 I/O 端是连续的，但它占用了大量的内存控制资源，在数据进行连续传输时无法输入新的命令，效率很低。

为此，人们开发了突发传输技术，只要指定起始列地址与突发长度，内存就会依次地自动对后面相应数量的存储单元进行读/写操作而不再需要控制器连续地提供列地址。这样，除了第一笔数据的传输需要若干个周期外，其后每个数据只需一个周期的即可获得。其实我们在EERPOM及FLASH读写章节讲解的按页写入就是突发写入，而它们的读取过程都是突发性质的。

非突发连续读取模式：不采用突发传输而是依次单独寻址，此时可等效于 BL=1。虽然也可以让数据连续地传输，但每次都要发送列地址与命令信息，控制资源占用极大。突发连续读取模式：只要指定起始列地址与突发长度，寻址与数据的读取自动进行，而只要控制好两段突发读取命令的间隔周期(与 BL 相同)即可做到连续的突发传输。 而BL 的数值，也是不能随便设或在数据进行传输前临时决定。在初始化SDRAM调用LOAD MODE REGISTER命令时就被固定。BL可用的选项是 1、2、4、8，常见的设定是 4 和8。若传输时实际需要数据长度小于设定的BL值，则调用“突发停止”(BURST TERMINATE)命令结束传输。

BT

模式寄存器中的BT位用于设置突发模式，突发模式分为顺序(Sequential)与间隔(Interleaved)两种。在顺序方式中，操作按地址的顺序连续执行，如果是间隔模式，则操作地址是跳跃的。跳跃访问的方式比较乱，不太符合思维习惯，我们一般用顺序模式。顺序访问模式时按照 “0-1-2-3-4-5-6-7”的地址序列访问。

CASLatency

模式寄存器中的CASLatency是指列地址选通延迟，简称CL。在发出读命令(命令同时包含列地址)后，需要等待几个时钟周期数据线DQ才会输出有效数据，这之间的时钟周期就是指CL，CL一般可以设置为2或3个时钟周期，见图 26-9。

 

图 26-9 CL=2和CL=3的说明图

CL只是针对读命令时的数据延时，在写命令是不需要这个延时的，发出写命令时可同时发送要写入的数据。

Op Mode

OP Mode指Operating Mode，SDRAM的工作模式。当它被配置为“00”的时候表示工作在正常模式，其它值是测试模式或被保留的设定。实际使用时必须配置成正常模式。

WB

WB用于配置写操作的突发特性，可选择使用BL设置的突发长度或非突发模式。

Reserved

模式寄存器的最后三位的被保留，没有设置参数。

26.1.7 SDRAM的初始化流程

最后我们来了解SDRAM的初始化流程。SDRAM并不是上电后立即就可以开始读写数据的，它需要按步骤进行初始化，对存储矩阵进行预充电、刷新并设置模式寄存器，见图 26-10。

 

图 26-10 SDRAM初始化流程

该流程说明如下：

1. 给SDRAM上电，并提供稳定的时钟，至少100us；
2. 发送“空操作”(NOP)命令；
3. 发送“预充电”(PRECHARGE)命令，控制所有Bank进行预充电，并等待tRP时间， tRP表示预充电与其它命令之间的延迟；
4. 发送至少2个“自动刷新”(AUTO REFRESH)命令，每个命令后需等待tRFC时间，tRFC表示自动刷新时间；
5. 发送“加载模式寄存器”(LOAD MODE REGISTER)命令，配置SDRAM的工作参数，并等待tMRD时间，tMRD表示加载模式寄存器命令与行有行或刷新命令之间的延迟；
6. 初始化流程完毕，可以开始读写数据。

其中tRP、tRFC、tMRD等时间参数跟具体的SDRAM有关，可查阅其数据手册获知，STM32 FMC访问时配置需要这些参数。

26.1.8 SDRAM的读写流程

初始化步骤完成，开始读写数据，其时序流程见图 26-11及图 26-12。

 

图 26-11 CL=2时，带AUTO PRECHARGE的读时序

 

图 26-12 带AUTO PRECHARGE 命令的写时序

读时序和写时序的命令过程很类似，下面我们统一解说：

1. 发送“行有效”(ACTIVE)命令，发送命令的同时包含行地址和Bank地址，然后等待tRCD时间，tRCD表示行有效命令与读/写命令之间的延迟；
2. 发送“读/写”(READ/WRITE)命令，在发送命令的同时发送列地址，完成寻址的地址输入。对于读命令，根据模式寄存器的CL定义，延迟CL个时钟周期后，SDRAM的数据线DQ才输出有效数据，而写命令是没有CL延迟的，主机在发送写命令的同时就可以把要写入的数据用DQ输入到SDRAM中，这是读命令与写命令的时序最主要的区别。图中的读/写命令都通过地址线A10控制自动预充电，而SDRAM接收到带预充电要求的读/写命令后，并不会立即预充电，而是等待tWR时间才开始，tWR表示写命令与预充电之间的延迟；
3. 执行“预充电”(auto precharge)命令后，需要等待tRP时间，tRP表示预充电与其它命令之间的延迟；
4. 图中的标号„处的tRAS，表示自刷新周期，即在前一个“行有效”与 “预充电”命令之间的时间；
5. 发送第二次“行有效”(ACTIVE)命令准备读写下一个数据，在图中的标号…处的tRC，表示两个行有效命令或两个刷新命令之间的延迟。

其中tRCD、tWR、tRP、tRAS以及tRC等时间参数跟具体的SDRAM有关，可查阅其数据手册获知，STM32 FMC访问时配置需要这些参数。

26.2 FMC简介

STM32F767使用FMC外设来管理扩展的存储器，FMC是Flexible Memory Controller的缩写，译为可变存储控制器。它可以用于驱动包括SRAM、SDRAM、NOR FLASH以及NAND FLSAH类型的存储器。在其它系列的STM32控制器中，只有FSMC控制器(Flexible Static Memory Controller)，译为可变静态存储控制器，所以它们不能驱动SDRAM这样的动态存储器，因为驱动SDRAM时需要定时刷新，STM32F767的FMC外设才支持该功能，且只支持普通的SDRAM，不支持DDR类型的SDRAM。我们只讲述FMC的SDRAM控制功能。

26.3 FMC框图剖析

STM32的FMC外设内部结构见图 26-13。

 

图 26-13 FMC控制器框图

1.通讯引脚

在框图的右侧是FMC外设相关的控制引脚，由于控制不同类型存储器的时候会有一些不同的引脚，看起来有非常多，其中地址线FMC_A和数据线FMC_D是所有控制器都共用的。这些FMC引脚具体对应的GPIO端口及引脚号可在《STM32F7xx规格书》中搜索查找到，不在此列出。针对SDRAM控制器，我们是整理出以下的FMC与SDRAM引脚对照表 26-3。

表 26-3 FMC中的SDRAM控制信号线

FMC引脚名称	对应SDRAM引脚名	说明
FMC_NBL[3:0]	DQM[3:0]	数据掩码信号
FMC_A[12:0]	A[12:0]	行/列地址线
FMC_A[15:14]	BA[1:0]	Bank地址线
FMC_D[31:0]	DQ[31:0]	数据线
FMC_SDCLK	CLK	同步时钟信号
FMC_SDNWE	WE#	写入使能
FMC_SDCKE[1:0]	CKE	SDCKE0：SDRAM 存储区域 1 时钟使能 SDCKE1：SDRAM