数字电路设计—学习篇

1、Verilog的所有模块是并行的，模块内信号操作是串行的（组合逻辑电路上电即运行–阻塞赋值，时序逻辑先赋值后刷新–非阻塞赋值，在过程块内都是串行顺序执行的，见示例1）。 （前仿真不考虑时序要求）
示例1：--------------------------
module test（a,b）;
input a;
output reg b;
always @ (*)
begin
b=0;
b=a;
end
endmodule
-----------------------------------
====这个组合逻辑模块通过了verdi和nlint语法检查，无多驱动赋值，所以可以证明在过程块内语句是顺序执行的，后面的语句赋值覆盖前面的语句。但是多个过程块的运行是并行的。
2、if_else ：综合成mux； 多个if嵌套时，逐优先级操作，优先级高的输出； 电路路径长；

3、case ：查找表结构，可看作仅一个mux；
4、建立/保持时间：触发器（D触发器&#