数字电路设计方法学

层次建模

设计方法学

学习目标：
1.理解数字电路设计中的自底向上和自顶向下设计方法
2.解释 Verilog 中模块和模块实例之间的区别。
3.学习从4 种不同的抽象角度来描述同一个模块。（开关、门、RTL、行为）
4.解释数字电路仿真中的各个组成部分气定义激励块和功能块，说明两种使用激励进行仿真的方法。

数字电路设计中有两种基本的设计方法：自底向上和自顶向下设计方法（在自顶向下设计方法中，我们首先定义顶层功能块，进而分析需要哪些构成顶层模块的必要的子模块；然后进一步 对各个子模块进行分解，直到达到无法进一步分解的底层功能块
在典型的设计中，这两种方法是混合使用的。设计人员首先根据电路的体系结构定义顶层模块。逻辑设计者确定如何根据功能将整个设计划分为子模块；与此同时，电路设计者对底层功能 块电路进行优化设计，并进一步使用这些底层模块来搭建其高层模块。两者的工作按相反的方向 独立地进行．直至在某一中间点会合。只需要掉要模块化的程序即可。

• 行为或算法级： Verilog 所支持的最高抽象层次~设计者只注重其实现的算法， 而不关心其具体的硬件实现细节 在这个层次上进行的设计与 C 语言编程非常类似，_，
• 数据流级；通过说明数据的流程对模块进行描述-设计者关心的是数据如何在各个寄存器之间流动， 以及如何处理这些数据3
• 门级：从组成电路的逻辑门及其相互之间的互连关系的角度来设计模块：，这个层次的设计类似于使用门级逻辑简图来完成设计-
• 开关级： Verilog所支持的最低抽象层次。通过使用开关， 存储节点及其互连关系来设计模块。在这个层次进行设计需要了解开关级的实现细节’"

RTL：
描述在很多情况下是指能够被逻辑综合工具接受的行为级和数据流级的混合描

逻辑仿真

在设计完成之后，还必须对设计的正确性进行测试-我们可以对设计梗块施加激励、通过检 查其输出来检验功能的正确性。我们称完成测试功能的块为激励块，"将激励块和设计块分开设计 是一种良好的设计风格。激励块同样也可以用Verilog 来描述，而不必采用另外一种语言。激励块一般均称为测试台 **( test bench）**可以使用不同的刺试台对设计块进行全面的测试。

一般有两种方法：
顶层块为激励块， 由它控制 elk 和 rese t 信号气检查并显示输出信号q 。

另一种方法：
顶层模块的作用只是调用（实例引用）设计块和激励块。