分频器设计（FPGA笔记）

1. 分频器简介

         ——正点原子FPGA开发指南

实现分频一般有两种方法：

        ① PLL进行分频

受PLL本身特性限制，一些分频无法用PLL实现（100Mhz分频1Mhz）

        ② 代码实现分频（Verilog）

        根据分频器的比例（分频前后频率比值）将分频器分为奇/偶分频器。

偶分频器：假设N（N为偶数）分频，只需要计数到N/2-1，翻转时钟，计数器清零即可。

        例如100Mhz四分频，波形如下：

奇分频器：定义一个个数为 N 的 cnt。 当 cnt=0 时out_clk1 在 sys_clk 的上升沿拉低，当 cnt 计数到 N/2-1 时 out_clk1 在 sys_clk 的上升沿进行翻转；而out_clk2 则在 cnt=0 时的 sys_clk 下降沿进行拉低， 当 cnt 计数到 N/2-1 时， out_clk2 在 sys_clk 下降沿进行翻转。最后将 out_clk1 和 out_clk2 的波形相与，就得到了我们分频后输出的 out_clk。波形如下：