- 检查模块各输入输出端口,先在自己原先的工程内run simulation,确认结果一致;
- system_wrapper的leds的值改一下,以确认当前上板的代码为改动后的;
- block design的三个步骤
- 由于vivado的一个bug,需手动将E:\0 work\vivado****\linux_ov5640.srcs\sources_1\bd\system\synth内的system.v文件复制到 E:\0 work\vivado****\linux_ov5640.srcs\sources_1\bd\system\hdl,替换掉原文件。(这里我就有一个比较好奇的问题,在工程运行时,内部的文件相互之间是怎样调用的,以及调用的文件代表什么。这估计是个比较大的问题,还需一点点探索)
- 最好先将messages里面之前的显示信息删除再跑,这样方便查看后续的问题
另:get一个新玩意,E:\0 work\vivado****\linux_ov5640.runs\synth_1里面有个runme.log文件可以打开查看一些综合过程中的warning。
FPGA series # 生成bit文件前注意事项
最新推荐文章于 2024-06-26 13:26:35 发布