Diamond书写FPGA代码

Dimond软件使用Verilog语言编写FPGA代码

新建工程

1.打开Diamond软件
2.然后选择创建工程 File->New->Project

3.新建文件夹选择该文件夹为工程路径（不可有中文）

之后一路next，结果如下：

编写源代码

1.右击impl1中的input Files->Add
如果是自己重新写代码，选择New File
如果是想要加入已经编写好了的代码，选择Existing File

以加入新文件为例
选择Verilog语言，文件名可任取（不可有中文，此处以与门为例）

之后根据verilog语言的语法规则编写相关的代码

module yumen
(
input a,b,
output s
);
and(s,a,b);
endmodule

编写测试代码

1.测试代码用于仿真
基本写法为

测试 模块的基本写法：
`timescale 1ns/1ps，含义为：时延单位为1ns，时延精度为1ps。
module 测试模块名（）；
reg 输入信号名；
…
wire 输出信号名；
…
实例引用设计模块；
initial begin
… //在这里添加激励（可以有多个这样的结构）
end
always begin
… //在这里添加时钟信号
end
initial begin
… //在这里添加输出语句（在屏幕上显示仿真结果）
end
//diamond软件中需要例化相关的模块
如：
yumen u1(…);//括号内需要写完所有的输入输出端口，无需加上input和output。
endmodule

与门测试代码：

`timescale 1ns/1ns
module yumenTest();
reg a, b;				//输入为reg类型
wire s;					//输出为wire类型
initial begin			//激励
	a=0;b=0;
	end

initial begin
	#1 a=1;b=0;
	#1 a=1;b=1;
	#1 a=0;b=1;
	end

yumen u1(a,b,s);		//例化与门
endmodule

仿真

当测试代码和源代码编写完毕之后，可以进行仿真，但仿真前需要综合。
综合：
1.将测试代码设置为仿真文件

2.综合准备

勾选上相关的选项后，双击最后的export files即可

综合的结果如像上图一样则表明综合成功可以开始仿真

仿真：
1.点击上方功能栏中的Tools选项，下拉选择模拟向导“simulation wizard”

2.输入仿真名
3.选择仿真类型
4.然后一路next到底
5.之后会出来仿真波形，代码正确，操作正确，工程/文件名字无中文则波形会如下显示。

PS：希望能在你的数电实验道路上起到一点帮助。