PLL学习之延迟锁相环

假定一个电路中需要四个时钟相位，分别表现为-90°, +90°, -180°, +180°，两个相邻时钟沿之间必须准确地间隔1ns，怎么准确地来产生这些相位呢？

一共有两种方法：
1.如下图所示，利用一个两级差动环路振荡器来产生四个相位（简单的两级CMOS环形振荡器不能起振）。
但是在工艺和温度变化的情况下怎样才能保证间隔为1ns呢？
这就要求振荡器必须锁定在250MHz的参考时钟下，使得输出时钟的周期正好等于4ns。

2.第二种方法就是利用延迟电路，如下图所示。使输入时钟经过四级串联延迟电路，但是这种方法不能产生精确的时钟沿间隔，因为每一级的延迟时间会随工艺和温度而变化。

因此为了解决这个问题，人们咋延迟电路的基础上加入了反馈来保证产生精确的时钟沿间隔，就产生了我们平时所说的延迟锁相环的简单结构。如下图所示，CK_in和CK₄之间的相位差用一个鉴相器来检测，产生成比例的平均电压Vcont，通过这个电压的负反馈来调节每一级的延时。对于大的环路增益，CK_in和CK₄之间的相位差很小，即这四级电路将时钟几乎准确地延时了一个周期，从而建立了准确的时钟沿间隔。

之所以称为延迟锁相环（Delay-locked loop，简称DLL），是因为这种结构采用了一个电压控制延迟线（VCDL：voltage-controlled delay line）电路而不是VCO，所以与我们传统印象中的锁相环结构还是有较大的区别的，在写传输函数时不再需要乘以K_vco/s了，这点需要注意一下。

那么这两种方法孰优孰劣呢？
首先，延迟线与振荡器相比受噪声影响小，这是因为波形中被损坏的过零点在延迟线的末端就消失了，而在振荡器电路中又会再循环，因而产生更多的损坏；其次，电压控制延迟线电路中，控制电压的变化能迅速改变延迟时间，其稳定性和稳定速度等问题比PLL的要减轻许多。

但是DLL也存在有缺点：
1.不能产生可变的输出频率。
2.DLL可能还有锁定延迟时间不确定性的却似按。也就是说，如果把上图所示四级电路的总延时可以从低于T_in的值变化到高于2T_in的值，那么延迟锁相环可能会把CK_in到CK₄的延时锁定在T_in或者2T_in，如果DLL必须提供十分准确的时钟沿间隔，则这种不确定性被证明是有害的，因为相邻时钟沿的时间间隔可能被定在了2T_in/4而不是T_in/4。这个时候就必须增加附加的电路来避免这种不确定性的产生。
3.每级延迟电路与其负载之间的不匹配也会导致时钟沿间隔的误差，所以需要大尺寸器件和精心的版图设计。

参考：毕查德.拉扎维著，陈贵灿译《模拟CMOS集成电路设计》，西安交通大学出版社