P1 | reference spur of SFB-PLL (JSSC-2013)

关于锁相环中spur的基本理解以及计算详情可以仔细拜读这篇博客：关于 PLL 中的 Reference Spur 的问题

在CMOS PLL设计中，降低reference spur常见的方法有：

1. 使用高阶滤波器，但是会降低相位裕度，使得系统不稳定的可能性加大。[C.M. Huang JSSC 2002][S. Pellerano JSSC 2004]
2. 减小环路带宽以降低spur，但是会增加锁定时间、减小对VCO相噪的衰减。[W. B. Wilson JSSC 2000] 与锁定时间之间的trade off可以通过dual-loop的结构来实现，先用在大环路带宽下工作，要锁定了再切换到窄带宽环。
3. 采用低Kvco的振荡器，牺牲了频带调谐范围。[C.-Y.Kuo TCASI]

除此之外，[M. M. Elsayed JSSC2013]提出了一种spur-frequency-boosting的技术，以图同时实现低杂散和宽环路带宽。
在这篇文章中以二阶锁相环为例，推导了spur的公式(其中${\omega }_p$表示滤波器极点、${\omega }_{GBW}$表示环路带宽，二者之间的比值与相位裕度有关)：

并提出了杂散FOM，将有影响的factor减去可以保证在归一化settling time的情况下进行对比：

spur-frequency-boosting技术

在PFD和CP之间加一个spur-frequency booster，TVC(time-to–voltage converter)将PFD产生的脉冲变成电平，然后通过VTC转变成频率为$f_B$的脉冲序列。UP和DN支路的VTC都是由$f_B$控制，那么会将PFD产生信号的mismatch消除。此时spur公式如(8)式所示，由于$f_B$的频率比$f_{ref}$高，从而提高了杂散的抑制。但是也会带来Phase margin的变化，需要好好平衡调节。

schematic of TVC:

where schematic of ED is: 用ED来确定电容停止充电的时间。

schematic of VTC:

从测试结果来看，对6MHz处的reference spur 确实有较好的抑制作用。但同时也引进了更远的$f_B$处的杂散(70MHz & 150MHz).。但整体的噪声性能不是很好：-60.5dBc/Hz@100kHz, -104dBc/Hz@6MHz，可能跟VCO性能有关系，不过文章并没有把VCO的结构给出来。另外，电平和脉冲之间的转换多多少少会带来一定的量化噪声吧。
另外，来自clock feed-through，charge injection和substrate leakage的杂散依旧没有被抑制。

参考文献：
M. M. Elsayed, M. Abdul-Latif and E. Sánchez-Sinencio, “A Spur-Frequency-Boosting PLL With a −74 dBc Reference-Spur Suppression in 90 nm Digital CMOS,” in IEEE Journal of Solid-State Circuits, vol. 48, no. 9, pp. 2104-2117, Sept. 2013, doi: 10.1109/JSSC.2013.2266865.

另一篇文献Choi, J. et al. “A Spur Suppression Technique Using an Edge-Interpolator for a Charge-Pump PLL.” IEEE Transactions on Very Large Scale Integration (VLSI) Systems 20 (2012): 969-973.的道理也是一样的：
最后产生x8的reference频率。