数字电路 第五章 触发器

前言：

本章内容只是为我便于记忆而写，俗称，抄书。
每一个触发器，书写格式为
基本电路
逻辑符号
特征方程
功能描述
由这四方面组成。基本就是怎么便于记忆怎么来。
您愿意看就看吧。我这写的就是我自嗨的。

触发器

触发器是一类具有记忆功能，可以存储二进制信息的双稳态电路。它是组成时序电路的基本单元，也是基本的时序电路。
输入信号发生变化时，触发器可以从一个稳定的状态转换到另一个稳定的状态。

基本RS触发器

基本RS触发器是构成各种功能触发器的基本单元，所以称为基本触发器。
用两个与非门或两个或非门交错耦合构成。
当输入信号R_D、S_D均为1时，该触发器必定处于Q=1或Q=0的某一状态保持不变，所以它是具有两个稳定状态的双稳态电路。

逻辑电路：

逻辑元件表示：

RD	SD	Qn+1
0	1	0	不管原状态是什么，次态一定是0状态
1	0	1	不管原状态是什么，次态一定是1状态
1	1	Q	保持原状态
0	0	不确定	由于门的延迟时间不一致，次态不确定

R_D：直接置0端，复位端
S_D：直接置1端，置位端
低电平有效
约束条件：R_D+S_D=1

特征方程：

描述触发器的逻辑功能的表示方法：

1. 状态转移真值表
2. 特征方程
3. 状态转移图与激励表
4. 波形图

时钟控制的触发器

钟控触发器(时钟触发器，同步触发器)
钟控RS触发器
钟控D触发器
钟控Jk触发器
钟控T触发器

钟控RS触发器

基本电路：

逻辑符号：

特征方程：

将R_D和S_D带入基本RS触发器特征方程(在CP=1时)，可得下式：

功能描述：
当CP=0时，C、D门被封锁，触发器保持原状态不变
当CP=1时

R	S	CP
0	0	Q
0	1	1
1	0	0
1	1	×

钟控D触发器(数据锁存器)

基本电路：

逻辑符号：

特征方程：

代入基本RS触发器特征方程(在CP=1时)：

功能描述：
当CP=0时，R_D=1，S_D=1，触发器保持原状态不变
当CP=1时：
R_D=D
Qⁿ⁺¹=D

钟控D触发器在时钟脉冲的作用下，其次态Qⁿ⁺¹始终和D一致。
因此，钟控D触发器有数据锁存的功能。

钟控JK触发器

基本电路：

逻辑符号：

特征方程：

在CP=1时，代入基本RS特征方程：

功能描述：
由于Q和非Q互补，则无论J、K输入取值如何，不可能出现SR=11的情况。解决了R、S之间的约束问题。
当CP=0时，R_D=1，S_D=1，触发器维持原状态。
当CP=1时，

钟控T触发器

基本电路：

逻辑符号：

特征方程：

功能描述：
当CP=0时，R_D=1，S_D=1，触发器保持原状态
当CP=1时，

钟控T触发器在T=0时，具有保持功能。
在T=1时具有翻转功能。
如果将T固定致高电平，便有T’ 触发器：

即，CP每作用一次，则T’ 触发器便翻转一次。

电平触发工作特点

当CP=0时，触发器不接受输入信号，维持原状态
当CP=1时，触发器接受输入信号，状态改变

在约定的时钟信号电平期间，输入信号的变化都会引起触发器状态的变化
在非约定的时钟信号电平期间，输入信号的变化不会引起触发器状态的变化

空翻现象：
例如，对于T‘ 触发器，在CP=1期间会发生翻转，则当CP=1的时间较长，那么T’ 在这期间会发生多次翻转，直到CP=0为止。

若为避免空翻现象，则要求CP=1的宽度有极高的限制：
对于T‘ 触发器
要求触发器输出端的新状态返回到输入端之前，CP应回到低电平，CP=1的宽度，t_cp不可以大于3t_pd
而又为了保证触发器能可靠翻转，至少在一个翻转过程中CP应保持CP=1，则t_cp不能小于2t_pd

集成触发器

集成触发器可以防止空翻，性能稳定

主从JK触发器

基本电路：

逻辑符号：

特征方程：

1. 当CP=0时：
   R_D从=Q_主
   S_D从=^非Q_主
   Qⁿ⁺¹=Q_主
   上式说明，CP=0时，主触发器的状态转移到从触发器中存放，即从触发器和主触发器的状态保持一致。
2. 当CP=1时：(即CP由0到1及其后)
   从触发器输入端被封锁，其保持原状态Q不变
   主触发器输入端打开，接受J、K信号
   
   
3. 当CP=0时，(即又变为了0)
   

功能描述：
当CP=1时，主触发器接受输入信号，从触发器被封锁
当CP=由1到0时，主触发器被封锁，从触发器岁主触发器的状态翻转，从而实现每个CP周期里，输出端的状态只改变一次。

主从JK触发器在CP=1期间，主触发器接受控制信号作用，被置成相应的状态，从触发器不变，在下降沿置定输出状态。

主从触发器的状态翻转发生在CP的下降沿！！

一次翻转特性
主从触发器避免了空翻现象。
一次空翻是指：
在CP=1期间，主触发器接受输入控制信号J、K作用而发生了一次状态翻转后，主触发器的状态就一直保持不变，不再受输入控制信号J、K的影响，直到下一个CP作用周期到来。

因此在使用主从触发器时应该注意，在CP=1期间，输入状态没有变化的情况下，用CP↓时的输入状态即可决定主从触发器的次态。否则应该考虑CP=1期间的一次翻转特性才能确定CP↓到达时触发器的次态。

主从触发器的脉冲工作特性
对时钟脉冲CP和激励信号J、K的要求
在CP上升沿到达时，J、K信号处于稳定状态，且在CP=1期间J、K信号不发生变化
从CP上升沿到达至主触发器状态变化稳定，需要经历三级与非门，即3t_pd
CP由1下跳至0时，主触发器的状态转移到从触发器。也需经历3级与非门的时间。要求CP=0的持续时间t_CPL≥3t_pd
因此：
时钟的最高频率
f_cpmax≤1/6_pd

主触发器的优点：
可以克服电平触发方式的多次翻转现象
缺点：
主触发器在CP=1期间对输入信号敏感，降低了触发器的抗干扰能力

边沿触发器

边沿触发器仅在约定的动作边沿(上升或下降)才对输入信号响应
有效防止空翻

满足以下条件，才成为边沿触发器：

1. 触发器仅在CP某约定跳变到来时，才接受输入信号发生状态转换
2. 在CP=0或CP=1期间，输入信号的变化不会引起触发器状态的变化

常见边沿触发器：
维持-阻塞触发器
CMOS传输门边沿触发器
利用门电路传输延迟时间的边沿触发器

维持–阻塞D触发器

基本电路

由钟控RS触发器、引导门和4条反馈线组成
R_D和S_D为置0、置1端：只要R_D或S_D有效(不能同时有效)，触发器就能可靠的置0或置1

逻辑符号

功能描述：
维持–阻塞D触发器是在CP上升沿到达时接受输入信号，触发器发生状态转换，上升沿以后输入信号被封锁

维持–阻塞D触发器的脉冲工作特性：
工作阶段分为两个：
CP=0期间为准备阶段
CP由0变1位触发器的状态变化阶段

看看理解一下就可以了

触发器的逻辑符号

时序图的基本画法

基本上，依照上述的方法，做几道题就可以了。
概念给的只是步骤，按照步骤来就好了。

触发器功能替代