【数字电子电路读书笔记（五）】

数字电子电路（五）

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第一章 概述

第二章 数制与码制

第三章 逻辑代数

第四章 组合逻辑电路

第五章 触发器

第六章 时序逻辑电路

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一、概述

组合电路：输出只与当前的输入有关

时序电路：输出不仅与当前的输入有关，而且与过去的状态有关

过去的状态是如何保存的？触发器

触发器是时序电路的核心

触发器（Flip-Flop）:具有记忆功能的双稳态电路

双稳态电路定义：将具有0、1两种逻辑状态，且一旦进入某一种逻辑状态，就能长期保持该状态不变的电路，称为双稳态存储电路。

现态（Qⁿ）——表示触发器现在的状态；或简写为Q

次态（Qⁿ⁺¹）——表示触发器的下一个状态

触发器输入D又称为激励

触发器输出Q称为状态

双稳态电路（Bistate Elements）

上电时，V_o=0,则V_i=0,V_o1=1,V_o=0

上电时，V_o=1,则V_i=1,V_o1=0,V_o=1

该电路没有输入，一旦进入某一种逻辑状态，就长期保持该状态不变，无法改变或控制其状态。

锁存器与触发器

锁存器：直接有激励信号控制电路状态的存储单元；电平敏感的存储器件称为锁存器；可分为高电平锁存器和低电平锁存器，用于不同时钟之间的信号同步。

**触发器：**除激励信号外，还包含一个时钟的控制信号输入端，由时钟与激励信号一起控制电路状态；有交叉耦合的门构成的双稳态的存储元件称为触发器；分为上升沿触发和下降沿触发，可以认为是两个不同电平敏感的锁存器串联而成，前一个锁存器决定了触发器的建立时间，后一个锁存器则决定了保持时间。

锁存器与触发器的相同与不同之处：

1. 锁存器和触发器都是具有存储功能的逻辑电路，是构成时序电路的基本逻辑单元。每个锁存器或触发器都能存储1位二值信息。
2. 锁存器是对脉冲电平敏感的电路，他们在一定电平作用下改变状态；
3. 触发器是对时钟脉冲边沿敏感的电路，他们在时钟脉冲的上升沿或下降沿作用下改变状态；
4. 触发器按逻辑功能分类有D触发器、JK触发器、T触发器和SR触发器。他们的功能可用特性表、特性方程和状态图来描述。触发器的电路结构与逻辑功能没有必然联系

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二、锁存器

锁存器：对脉冲电平敏感，在时钟脉冲的电平作用下改变状态

锁存器是电平触发的存储单元，数据存储的动作取决于输入信号（或者使能）信号的电平值，当锁存器处于使能状态时，输出才会随着数据输入发生变化。
$$锁存器\{\begin{array}{l}基本SR锁存器\{\begin{array}{l}与非门SR锁存器\\ 或非门SR锁存器\end{array}\\ D锁存器\end{array}$$

1、或非门SR锁存器（Set-Reset Latch）

真值表：

SD	RD	Qn	Qn+1
0	0	0	0（保持）
0	0	1	1（保持）
0	1	0	0（置0）
0	1	1	0（置0）
1	0	0	1（置1）
1	0	1	1（置1）
1	1	0	x（禁止）
1	1	1	x（禁止）

R_D和S_D为低电平时输出状态不发生变化，仅当其中一个为高电平时，输出才发生变化，称R_D、S_D为高电平有效

状态图：

卡诺图：

$$特征方程\{\begin{array}{l}{Q}^{n+1}=S_D+\overline{R_D}{Q}^n\\ S_D{R}_D=0\end{array}$$
时序图（波形图）：

此现象只发生在不允许输入到保持输入

不允许输入S_DR_D=00到保持输入S_DR_D=11,由于器件延时的不确定性，导致锁存器的输出既可以稳定在1状态，也可以稳定在0状态，这时的状态是不稳定的，所以我们要禁止使用11这一组激励信号

2、与非门SR锁存器（Set-Reset Latch）

真值表：

SD’	RD‘	Qn	Qn+1
0	0	0	x（禁止）
0	0	1	x（禁止）
0	1	0	1（置1）
0	1	1	1（置1）
1	0	0	0（置0）
1	0	1	0（置0）
1	1	0	0（保持）
1	1	1	1（保持）

卡诺图：

$$特征方程\{\begin{array}{l}{Q}^{n+1}=S_D+\overline{R_D}{Q}^n\\ S_D{R}_D=0(约束条件)\end{array}$$

3、D锁存器

为了解决基本SR锁存器带来的问题（SR不能同时为1），在此基础上，添加两个或门和一个非门，使原来的S、R两个置位信号缩减为一个置位信号D，即可避免这种情况。升级后的电路名字就叫D锁存器

但是D锁存器同样存在他的问题，那就是无法去除输入的毛刺（对毛刺很敏感），即此时输出直接等于输入。由于输出完全跟随输入，导致输入的抖动或毛刺都会被传递至输出。进一步改进电路结构，人们在此基础上又提出了D触发器

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三、触发器

触发器（Flip-Flop）是一种具有记忆功能，可以存储二进制信息的双稳态电路，他是组成时序逻辑电路的基本单元，也是最基本的时序电路；

锁存器是构成触发器的基本逻辑单元；

两者的区别在于锁存器有没有时钟控制信号

1、钟控SR触发器

钟控（门控）RS触发器是在基本RS触发器基础上加两个与门构成的。R为置0端，S为置1端，CP为时钟输入端

为什么要引入钟控信号CP？

数字系统中，为了协调各触发器的工作状态，引入同步信号，使这些触发器只有在同步信号到达时才按输入信号改变状态。同步信号也叫做时钟信号，用CLOCK表示，一般简写称CLK。

逻辑功能分析：
$$\begin{gathered} R_D=R\cdot C \\ {S}_D=S\cdot C \end{gathered}$$
当C=1时，钟控SR锁存器与普通SR锁存器功能一致

当C=0时，R_D=S_D=0,锁存器状态保持不变

逻辑功能描述：

特性方程：
$$\begin{gathered} C=0:Q^{n+1}=Q \\ C=1\{\begin{array}{l}{Q}^{n+1}=S+\overline{R}{Q}^n\\ SR=0(约束条件：S，R不能同时为1)\end{array} \end{gathered}$$
真值表：

C	S	R	Qn	Qn+1
0	x	x	x	Qn
1	0	0	0	0
1	0	0	1	1
1	0	1	0	0
1	0	1	1	0
1	1	0	0	1
1	1	0	1	1
1	1	1	0	x
1	1	1	1	x

波形图：

2、D触发器（电平触发）

$$\begin{gathered} SR锁存器特征方程\{\begin{array}{l}{Q}^{n+1}=S_D+\overline{R_D}{Q}^n\\ S_D{R}_D=0\end{array} \\ 将\boxed{\overline{S_D}=\overline{D\cdot CLK}\overline{R_D}=\overline{\overline{D}\cdot CLK}}代入 \\ 得Q^{n+1}=D(钟控D锁存器特征方程) \end{gathered}$$
状态转移真值表

D	Qn+1
0	0
1	1

激励表：

Qn->Qn+1	D
0 0	0
0 1	1
1 0	0
1 1	1

状态图：

3、D触发器（沿触发）

边沿触发得D触发器，也叫做主从D触发器。

为提高触发器得可靠性，增强干扰能力，希望触发器的次态仅仅取决于CLK的下降沿（或上升沿）到来时的输入信号状态。

1）、D触发器（上升沿触发）

C1输入处的三角表明了边沿出发特性，称为动态输入标志，C1输入端加有小圈时，表示下降沿有效，否则表示上升沿有效。

CLK=0时，FF2断开

CLK=1时，FF1断开

CLK：1->0,输出Q与FF2的输出G2保持一致

CLK：0->1,只有当时钟信号为上升沿触发时，输入信号才能传输到输出端Q，并且始终与D保持一致。

2）、D触发器（下降沿触发）

电路图：（用两个电平触发的D触发器可以组成一个边沿触发的D触发器）

1. CLK=1期间，主触发器打开，接收输入信号，从触发器的时钟为低电平，保持不变；
2. CLK从1变到0瞬间，主触发器接收1变到0前一瞬间的输入信号被保存；
3. CLK=0期间，主触发器保持，从触发器的输出为1变到0前一瞬间的输入信号。

4、钟控JK触发器

$$\begin{gathered} 将\boxed{R_D=\overline{KQ}{S}_D=\overline{J\overline{Q}}}代入Q^{n+1}=S_D+\overline{R_D}{Q}^n{S}_D{R}_D=0 \\ \boxed{Q^{n+1}=J\overline{Q}+\overline{K}Q}(特征方程) \end{gathered}$$
状态转移真值表：

J	K	Qn+1	功能
0	0	Qn	保持
0	1	0	清0
1	0	1	置1
1	1	Qn’	翻转

状态图：

边沿JK触发器

5、钟控T触发器

真值表

T	Qn+1	功能
0	Qn	保持
1	Qn’	翻转

状态转换图：

将T触发器的T端接高电平，可实现翻转功能，将CP作为输入信号，每来一次有效脉冲，触发器就会翻转一次从，因此T触发器又叫计数触发器。