有如下几个原因:
1、组合逻辑太多,在FPGA设计时应该减少使用组合逻辑,组合逻辑太多会导致关键路径过长,出现亚稳态的情况
2、FPGA IO不稳定,建议在IO口加buffer对数据进行缓存
FPGA读数据状态不稳定,时有时无
最新推荐文章于 2024-07-22 12:58:06 发布
有如下几个原因:
1、组合逻辑太多,在FPGA设计时应该减少使用组合逻辑,组合逻辑太多会导致关键路径过长,出现亚稳态的情况
2、FPGA IO不稳定,建议在IO口加buffer对数据进行缓存