Verilog编程基础练习

最新推荐文章于 2024-11-01 18:36:38 发布

Cynthia的梦

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文章标签：物联网

本文链接：https://blog.csdn.net/Cynthia040330/article/details/135044384

版权

一.3-8译码器

（一）定义以及功能

1.定义

3-8译码器（3-to-8 decoder）是一种数字电路，它接受3个输入信号并将其转换成8个输出信号。这种译码器通常用于将一个3位的二进制输入映射到8个可能的输出线中的一个。其基本原理是通过对输入信号的各种组合进行编码，使得每个可能的输入组合都对应一个唯一的输出

2.功能

① 将输入的3位2进制数翻译成10进制的8位输出。
② 3-8译码器输入是二进制。3只脚也就是3位二进制数。输入可以3位二进制数。3位二进制最大是111 也就是8。
③ 3-8译码器输出是8个脚，表示10进制。是根据输入的二进制数输出。如果输入是101 那么就是第5只脚高电平，表示二进制数是5。
④ 3-8线译码器是一种全译码器（二进制译码器）。全译码器的输入是3位二进制代码，3位二进制代码共有8种组合，故输出是与这8种组合一一对应的8个输出信号。
⑤ 译码器将每种二进制的代码组合译成对应的一根输出线上的高(低)平信号

（二）电路仿真以及 Quartus模拟

1.logsim-evolution电路仿真

2.真值表

a	b	c	Y0	Y1	Y2	Y3	Y4	Y5	Y6	Y7
0	0	0	1	0	0	0	0	0	0	0
0	0	1	0	1	0	0	0	0	0	0
0	1	0	0	0	1	0	0	0	0	0
0	1	1	0	0	0	1	0	0	0	0
1	0	0	0	0	0	0	1	0	0	0
1	0	1	0	0	0	0	0	1	0	0
1	1	0	0	0	0	0	0	0	1	0
1	1	1	0	0	0	0	0	0	0	1

3.用Verilog编程设计一个3-8译码器

（1）代码

module decoder38
(
     input wire a,
	 input wire b,
	 input wire c,
	 
	 output reg [7:0] out
);

always@(*)
      if({a,b,c} == 3'b000)
          out = 8'b0000_0001;
	  else    if({a,b,c} == 3'b001)
          out = 8'b0000_0010;	  
	  else    if({a,b,c} == 3'b010)
          out = 8'b0000_0100;	 
	  else    if({a,b,c} == 3'b011)
          out = 8'b0000_1000;	 
      else    if({a,b,c} == 3'b100)
          out = 8'b0001_0000;	 
      else    if({a,b,c} == 3'b101)
          out = 8'b0010_0000;	 
      else    if({a,b,c} == 3'b110)
          out = 8'b0100_0000;	 
      else    if({a,b,c} == 3'b111)
          out = 8'b1000_0000;	
      else 
	      out =8'b0000_0001;
	

endmodule

（2）RTL电路图

4.仿真分析生成波形图

5.解决以下问题

（1）Verilog 综合生成的3-8译码器电路原理图与原始设计电路存在什么差异？仿真测试生成的结果是否与真值表一致？

答：

①存在的差异为输入端与输出端，其余基本无差异。

②仿真测试的结果经过一一检验也呈现出以下规则：

当 ABC = 000 时，Y0 = 1，其余输出线为0。

当 ABC = 001 时，Y1 = 1，其余输出线为0。

当 ABC = 010 时，Y2 = 1，其余输出线为0。

当 ABC = 011 时，Y3 = 1，其余输出线为0。

当 ABC = 100 时，Y4 = 1，其余输出线为0。

当 ABC = 101 时，Y5 = 1，其余输出线为0。

当 ABC = 110 时，Y6 = 1，其余输出线为0。

当 ABC = 111 时，Y7 = 1，其余输出线为0。

（2） Verilog代码设计的3-8译码器模块的输出信号为何要定义为 reg类型而不用默认wire（导线）类型？改成wire型是否可以？（即是否可以把 output reg [7:0] out 改为 output [7:0] out）修改后会出现什么错误？为什么会出错？

答：

①reg和wire两种数据类型的不同用法：

reg 用于表示寄存器类型的变量，用于always模块内被赋值的信号，通常用于存储状态或时序逻辑。另一方面，wire 用于表示连续赋值的变量，用于always模块内未被赋值的信号，通常用于组合逻辑。因为3-8译码器模块的输出信号out是在always块中被赋值的，因此必须定义为reg类型。

②改成wire型是否可以：

若如上更改会出现“Multiple drivers”错误，因为wire类型的信号可以有多个驱动器，而reg类型的信号只能有一个驱动器。因此，如果将out定义为wire类型，会出现多个驱动器的情况，从而导致错误

二、全加器

（一）全加器的定义及其运算法则

1.定义：

全加器（Full Adder）是一种数字电路组件，用于将两个二进制数的每一位和一个进位位相加。全加器与半加器不同，它可以处理三个输入：两个待加的二进制位和来自前一位的进位。全加器的输出包括一个和位（Sum）和一个进位位（Cout）。

2.运算法则：

一个1位全加器的运算法则如下：

（1）输入：

A（加数的一位）

B（被加数的一位）

Cin（前一位的进位）

（2）输出：

Sum（和位）：A、B和Cin的异或结果，表示该位的二进制和。

Cout（进位输出）：A、B和Cin的任意两个或三个的与运算结果，表示该位的进位

（二）电路仿真以及Quartus模拟

1.一位全加器

（1）电路仿真

（2）Quartus模拟

①代码

module	add_1_m	(a,b,cin,cout,sum);
input	a,b;
input	cin;
output	cout;
output	sum;
wire	[2:0]	w;
and
	a1(w[0],a,cin),
	a2(w[1],a,b),
	a3(w[2],b,cin);
xor	a4(sum,a,b,cin);
or	a5(cout,w[0],w[1],w[2]);
endmodule

②RTL电路图

2.四位全加器

（1）电路仿真

（2）Quartus模拟

①代码

module add_4_m (a,b,cin,cout,sum);
input	[3:0]	a,b;
input		cin;
output		cout;
output	[3:0]	sum;
wire	[3:1]	c;
add_1_m	u1	(a[0],b[0],cin,c[1],sum[0]);
add_1_m	u2	(a[1],b[1],c[1],c[2],sum[1]);
add_1_m	u3	(a[2],b[2],c[2],c[3],sum[2]);
add_1_m	u4	(a[3],b[3],c[3],cout,sum[3]);
endmodule

module	add_1_m	(a,b,cin,cout,sum);
input	a,b;
input	cin;
output	cout;
output	sum;
wire	[2:0]	w;
and
	a1(w[0],a,cin),
	a2(w[1],a,b),
	a3(w[2],b,cin);
xor	a4(sum,a,b,cin);
or	a5(cout,w[0],w[1],w[2]);
endmodule

②RTL电路图

3.Verilog设计一个八位全加器模块

（1）八位全加器：

八位全加器是一种数字电路，用于执行二进制数的加法运算。它由八个一位全加器（Full Adder）组成，每个一位全加器用于处理相应位置上的二进制位相加，同时考虑前一位的进位。在这种结构中，八位全加器可以用于相加两个八位的二进制数。

1.代码

module add_8_m (a,b,cin,cout,sum);
input	[7:0]	a,b;
input		cin;
output		cout;
output	[7:0]	sum;
wire	[7:1]	c;
add_4_m	u1	(a[0],b[0],cin,c[1],sum[0]);
add_4_m	u2	(a[1],b[1],c[1],cout,sum[1]);

endmodule

module add_4_m (a,b,cin,cout,sum);
input	[3:0]	a,b;
input		cin;
output		cout;
output	[3:0]	sum;
wire	[3:1]	c;
add_1_m	u1	(a[0],b[0],cin,c[1],sum[0]);
add_1_m	u2	(a[1],b[1],c[1],c[2],sum[1]);
add_1_m	u3	(a[2],b[2],c[2],c[3],sum[2]);
add_1_m	u4	(a[3],b[3],c[3],cout,sum[3]);
endmodule

module	add_1_m	(a,b,cin,cout,sum);
input	a,b;
input	cin;
output	cout;
output	sum;
wire	[2:0]	w;
and
	a1(w[0],a,cin),
	a2(w[1],a,b),
	a3(w[2],b,cin);
xor	a4(sum,a,b,cin);
or	a5(cout,w[0],w[1],w[2]);
endmodule

2.RTL电路图

三.拓展实验

题目：学习教材上的并行加法器原理（先行进位加法器），参考附件资料，完成一个16位ALU（算术逻辑单元）的电路设计，采用Verilog设计模式，生成RTL电路。

Verilog代码：

module SimpleALU_16bit (
 input wire [15:0] A,
 input wire [15:0] B,
 input wire [3:0]  opcode,
 output reg [15:0] result,
 output reg zero,
 output reg overflow,
 output reg carry
 );
 always @(A or B or opcode) begin
 case(opcode)
 4'b0000: // Addition
 begin
 result = A + B;
 zero = (result == 16'b0);
 overflow = (A[15] & B[15] & ~result[15]) | (~A[15] & ~B[15] & 
result[15]);
 carry = (A[15] & B[15]) | (~result[15] & (A[15] | B[15]));
 end
 4'b0001: // Subtraction
            begin
                result = A - B;
                zero = (result == 16'b0);
                overflow = (A[15] & ~B[15] & ~result[15]) | (~A[15] & B[15] & 
result[15]);
                carry = (A[15] | ~B[15]) & (~result[15] | (A[15] & ~B[15]));
            end
        4'b0010: // AND
            begin
                result = A & B;
                zero = (result == 16'b0);
                overflow = 1'b0;
                carry = 1'b0;
            end
        4'b0011: // OR
            begin
                result = A | B;
                zero = (result == 16'b0);
                overflow = 1'b0;
                carry = 1'b0;
            end
        4'b0100: // XOR
            begin
                result = A ^ B;
                zero = (result == 16'b0);
                overflow = 1'b0;
                carry = 1'b0;
            end
        // Add more operations as needed
        // ...
        default:
            begin
                result = 16'b0;
                zero = 1'b0;
                overflow = 1'b0;
                carry = 1'b0;
            end
    endcase
 end
 endmodule

// Copyright (C) 1991-2013 Altera Corporation
 // Your use of Altera Corporation's design tools, logic functions 
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// programming logic devices manufactured by Altera and sold by 
// Altera or its authorized distributors.  Please refer to the 
// applicable agreement for further details.
 // *****************************************************************************
 // This file contains a Verilog test bench template that is freely editable to  
// suit user's needs .Comments are provided in each section to help the user    
// fill out necessary details.                                                  
// *****************************************************************************
 // Generated on "12/16/2023 22:05:26"
 // Verilog Test Bench template for design : SimpleALU_16bit
 // 
// Simulation tool : ModelSim (Verilog)
 // 
`timescale 1 ps/ 1 ps
 module SimpleALU_16bit_vlg_tst();
 // constants                                           
// general purpose registers
 reg eachvec;
 // test vector input registers
 reg [15:0] A;
 reg [15:0] B;
 reg [3:0] opcode;
// wires                                               
wire carry;
 wire overflow;
 wire [15:0]  result;
 wire zero;
 // assign statements (if any)                          
SimpleALU_16bit i1 (
 // port map - connection between master ports and signals/registers   
.A(A),
 .B(B),
 .carry(carry),
 .opcode(opcode),
 .overflow(overflow),
 .result(result),
 .zero(zero)
 );
 initial begin
 $display("Starting 16-bit ALU Testbench");
 // Test Case 1: Addition
 A = 16'h1234;
 B = 16'h5678;
 opcode = 4'b0000; // Addition
 #10; // Wait for some time
 $display("Test Case 1 - Addition: Result = %h, Zero = %b, Carry = %b, 
Overflow = %b", result, zero, carry, overflow);
 // Test Case 2: Subtraction
 A = 16'hABCD;
 B = 16'h5432;
 opcode = 4'b0001; // Subtraction
 #10; // Wait for some time
 $display("Test Case 2 - Subtraction: Result = %h, Zero = %b, Carry = %b, 
Overflow = %b", result, zero, carry, overflow);
 // Add more test cases for other operations
 end
 endmodule