目录 一、门电路联系 1.非门问题 2.与门 3.或非门 二、组合逻辑练习 1.2对1多路复用 2.全加器 3.卡诺地图 三、时序逻辑相关练习 1.D触发器 2.D锁存器 3.1~12计数器 四、参考资料 以下实验均在HDLBits — Verilog Practice 在线练习网站完成 一、门电路联系 1.非门问题 问题描述 解决代码 module top_module( input in, output out ); assign out=~in; endmodule 仿真结果 2.与门 问题描述 解决代码 module top_module( input a, input b, output out ); assign out=a&b; endmodule 仿真结果