Verilog在线编程练习

门电路

与门

module top_module( 
    input a, 
    input b, 
    output out );
	assign out=a&b;
endmodule

结果

非门

module top_module( input in, output out );
	assign out=~in;
endmodule

结果

或非门

module top_module( 
    input a, 
    input b, 
    output out );
	assign out=~(a|b);
endmodule

结果

组合电路

全加器

module top_module( 
    input a, b, cin,
    output cout, sum );
    assign{cout,sum} = a + b + cin;
endmodule

结果

2对1多路复用器

module top_module( 
    input a, b, sel,
    output out ); 
     assign out = (sel) ? b : a;
endmodule

卡诺地图

module top_module (
    input [4:1] x, 
    output f );
    assign f = (~x[1] & x[3]) | (x[1] & x[2] & ~x[3]);
endmodule

时序电路

D触发器

module top_module (
    input clk,   
    input d,
    output reg q );
    always@(posedge clk) begin
        q <= d;
    end
endmodule

D锁存器

module top_module (
    input d, 
    input ena,
    output q);
    always@(*)begin
        if(ena)begin
            q<=d;
        end
    end
endmodule

1~12计数器

module top_module (
    input clk,
    input reset,
    input enable,
    output [3:0] Q,
    output c_enable,
    output c_load,
    output [3:0] c_d
); //

    count4 the_counter (clk, c_enable, c_load, c_d /*, ... */ );
    reg [3:0] temp;

    //4-bit计数器的控制信号
    assign c_enable = enable;
    //带复位和置位，
    assign c_load   = reset | (Q == 4'd12 & enable == 1'b1);
    assign c_d      = 4'b1;

//    count4 the_counter (clk, c_enable, c_load, c_d, Q );
    count4 Inst_count4
    (
        .clk(clk),
        .enable(c_enable),
        .load(c_load),
        .d(c_d),
        .Q(Q)
    );
endmodule