数字IC验证：System Verilog -接口Interfaces

写在前面：
最近实习期间自学System Verilog，找到一个英文教程Asic-world/system verilog，写得挺好的，主要通过代码示例进行学习。因此翻译下来作为巩固与分享，其中也额外增加了补充内容。英文原文入口：Asic-World (Interfaces)。Copyright: Deepak Kumar Tala。文中的所有例程会上传到我的资源中。
若有任何翻译不当之处，请在评论区指正，感谢！

1 引言Introduction

接口interface是SV中最佳特性之一：

• 接口能够进行端口的捆绑
• 接口在设计中实例化，能够作为单个item、组件网络或变量，通过端口访问
• 接口也可以包含任务和函数
• 为了便于主从类型的支持，接口包含了modport

2 接口中的端口Ports in Interface

在接口内部，接口允许wire和变量直接进行通信（连接）。但对于接口之间的通信（连接），就需要用到接口内部的端口。接口中的端口和模块一样，可以是任意数据类型。

3 Modports

SV中的modport是用于限制接口内的访问