SV、UVM与验证思想

最新推荐文章于 2024-05-24 00:13:07 发布
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分类专栏： 数字IC验证 文章标签： 芯片
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写在前面：本文是笔者最近学习SV和UVM总结所得，主要参考资料为SV官方文档以及UVM白皮书，部分为网上其他博客摘录整理，之后也会陆续更新。若有错误之处，请在评论区或私信给我指出。感谢！

1 SV基础

待补充：
全局变量和局部变量的作用域是什么，静态变量和动态变量的区别是什么
package的作用使用，使用package和include有什么区别
SV的覆盖率如何声明，如何采集覆盖率，bin的数量如何确定，交叉覆盖率的作用是什么，ignore和illegal的bin如果触发了有什么区别

1.0 阻塞赋值和非阻塞赋值

  1. 阻塞赋值：=。指同一个always块中，后面的赋值语句在前面一句赋值结束后再开始赋值，顺序执行。
  2. 非阻塞赋值：=>。赋值时先计算非阻塞赋值符号右边的表达式，之后前后的语句是同时赋值的，并行执行，一般时序逻辑用非阻塞。

1.0 SV和V的比较

SV是验证语言，建模能力更强，有点像V和C的结合；V是设计语言，更侧重对硬件电路的具体描述。

  1. SV有接口，接口把各种信号封装在一起，来进行不同模块之间的信号交流
  2. SV加了断言，来做验证
  3. SV还有一些C语言的数据类型，比如用户自定义类型，typedef；枚举类型，还有引用和const
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24届数字IC验证——SV+UVM基础知识汇总（二）
qq_42135020的博客
04-16 285
汇总整理在面试过程中常见的问题，如果都能回答下来，那么面试肯定不成问题的。
system Verilog-验证的思想
weixin_42705678的博客
09-29 411
目的：一个好的硬件设计，会有他所需要达到的功能，我们进行硬件设计的验证时，需要确保它能够完成预定的任务。 不同层次上进行测试： 可以先进行设计代码中的block->module->总线事务->数据传输的情况验证； 代码块的边界需要考虑，可能是不同人对一个总线传输协议理解不一样，需要找到两者的区别； 对基本的设计的RTL代码看完后，可以进行仿真，之后需要模拟周围代码可能会有的激励。但是这个找激励的情况可能会随着模块的数量逐渐增大。 对最高层次的DUT来说，可能可以进行非常精细的激励测试.
V0 第4节 SV及UVM概述
KylinShui
09-16 2108
1. SystemVerilog发展历史 SV 是IEEE 1364-2005 Verilog标准的扩展 此扩展包含了用来实现可综合设计的设计语言特性，也包含了用来对大型设计做验证的验证语言特性 SV是用来建议一种新的硬件描述和验证语言(HDVL,Hardware Description and Verification Language) SV通过一种统一的语言来帮助工程师对大型复杂硬件系统进行建模，并且对其功能进行验证 2. SV标准的诞生 SV标准由Accellera标准组织牵头发民 Accel
UVM中工厂机制详解（中）：预备SV语法知识：宏定义、参数化的类、静态变量
最新发布
weixin_42711149的博客
05-24 1136
很少有验证工程师使用宏来处理一些其他的事情，即使作为验证验证工程师人手必备的绿皮书也只是在数据结构章节简略提到了使用定义参数。宏作为中最强大的功能之一，如果透彻的了解，正确地应用于验证平台中，可以节省大量的时间，提高代码的可读性和高效性。
验证平台，SV 和UVM
weixin_42187536的博客
10-23 2092
通过这种方法，激励可以被应用到设计和参考模型中，在某个抽象层次，通过被测设计和参考模型的输出被校对，黑盒验证存在下列主要的缺点：很难验证和设计相关的特点、很难调试、要求一个精确的参考模型。sv基本语法：2值逻辑（0，1）和4值逻辑（0，1，x，z，reg类型，verilog中用），有符号数（整型）与无符号数（bit），合并数据（内存空间更紧凑）与非合并数据（每个元素占用32bit内存空间），动态数据（数组大小不确定）和队列，关联数据（不需要连续空间，可以整数、字符串等），数组的方法。其他的是自下向上的。
SV/UVM 学习笔记12（sequence机制、激励的产生与驱动）
Aniran的博客
04-25 1898
简述：为了贯彻单一职责性，在uvm里，将产生和发送激励这两件事拆分为三个部分：sequence，sequencer和driver其中只有后两者存在于component组件中。sequence唯一的作用就是产生item和trans。 sequence之所以不存在于组件中是因为其有生命周期，是一个动态的元素。当它内部所有元素全部发送完毕，该sequence的生命周期结束。 sequencer类似于一个管道，作为存在于sequence和driver的中间者，它的主要功能有仲裁和协调二者不同的处理速度，所以其内
SV与UVM接口应用篇之六：开辟后台C服务线程
路科验证
11-14 862
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uvm.rar_UVM_UVM SV_UVM 验证_uvm modelsim_uvm验证
09-20
这个名为"uvm.rar_UVM_UVM SV_UVM 验证_uvm modelsim_uvm验证"的压缩包文件提供了关于UVM的基本实践，特别强调了在ModelSim环境下进行验证的步骤。以下是对这些知识点的详细解释： 1. **UVM**：UVM是一种基于...
IC验证 - uvm验证demo代码
05-10
UVM（Universal Verification Methodology）是一种基于SystemVerilog的验证方法论，它为验证提供了标准的组件、类库和流程，提高了验证的效率和重用性。本篇文章将深入探讨“IC验证 - uvm验证demo代码”相关的知识，...
SV及UVM接口应用_systemverilog_dpi-c_uvm验证_UVM_UVMDPI_
09-29
我们本节谈DPI的应用将就着更简单直观的实际场景，来谈一谈如何满足那些习惯于写C测试的“老测试员”们，使得他们可以在C环境下写C测试用例，而无需关注与底层验证环境是否由UVM实现还是实际硬件去执行C的代码。
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2022提前批，数字IC验证，笔试题：异步FIFO的UVM环境搭建及验证。 给了一个异步FIFO的代码工程，要求自己搭建UVM验证环境去验证这个设计，结果包括覆盖率收集以及错误点等等。 适合2023届目标IC验证领域的小伙伴做一...
基于UVM的异步fifo验证平台设计
07-21
在本文中，我们将深入探讨如何基于UVM（Universal Verification Methodology）设计一个异步FIFO（First-In-First-Out）的验证平台。FIFO是一种常用的数据传输结构，它按照数据进入的顺序进行输出，而异步FIFO则涉及...
#systemverilog# “类”翱翔在systemverilog的天空（4）SV类和UVM 类区别
那么菜的博客
02-09 385
针对Systemverilog 世界的类，和UVM 世界的类，其实大同小异。因为两者都是面向对象编程语言这个最基础的框架，所以几乎一模一样。不同之处，主要是在构造函数上面的不同。 构造函数new 一般systermverilog 中的类的实例化，包含类的声明和类的构造。 比如， my_driver drv; drv=new(); （1）drv可以看做是一个句柄，一个指针，一个内存入口地址。这个指向的内存入口地址，存放着构造实现类的对象的初始化信息，包括变量、函数、task等（每个编译器不同，处
IC验证面试-SV/UVM21-30
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21. 竞争与冒险以及解决的途径？ 竞争：在组合逻辑电路中，门电路输入信号由于经过不同的路径，到达该门的时间就有先后不一样，这种现象成为竞争。 冒险：多路信号的电平值发生变化，在信号变化的瞬间，组合逻辑输出有先有后，并不是同时变化，往往会出现一些不正确的尖峰信号，这些尖峰信号成为毛刺，如果一个组合逻辑电路中有毛刺出现，就说明该电路存在冒险。 竞争与冒险产生的原因：由于延迟时间的存在，当一个输入信号经过多条路径传送后又重新汇合到某个门上，由于不同路径上门的级数不同，或者门电路的延迟时间差异，导致到达..
UVM相对SV验证环境的优势
SummerXRT的博客
06-03 3980
前言 UVM做的事情就是给提高验证环境的复用性，那么相对SV，UVM 为什么提高了复用性？一下几点将回答这个问题。 总结为以下几点： 1.各个模块的验证环境是独立封装的，对外不需要保留数据端口，因此便于环境的进一步集成复用。 这也就是说每个模块单元都具有自闭性，自闭性是指单元组件（如uvm_agent 或者uvm_env）自身可以成为独立行为、不依赖于其他并行的组件。单元自闭性为日后的组件复用提供了良好的基础。各个子环境可以独立集成于顶层环境，互相也不需要额外的通信连接，各自划分“小世界”。 而在SV中则不
SystemVerilog静态变量和动态变量
I_learn_code的博客
01-23 2093
SystemVerilog静态变量和动态变量
UVM实战 卷I学习笔记13——UVM高级应用（3）
weixin_41979380的博客
01-12 884
目录sequence的其他问题*心跳功能的实现只将virtual_sequence设置为default_sequencedisable fork语句对原子操作的影响DUT参数的随机化使用寄存器模型随机化参数*使用单独的参数类 sequence的其他问题 *心跳功能的实现 某些协议需要driver每隔一段时间向DUT发送一些类似心跳的信号。这些心跳信号的包与其他普通的包并没有本质区别，其使用的transaction也都是普通的transaction。 发送这种心跳包有两种选择，一种是在driver中实现，
【System Verilog and UVM基础入门3】数组的理解
TommiWei的博客
10-15 460
写这篇文章的主要原因和动机是，告诉自己曾经也写过代码~
UVM 之SV数组
weixin_30326745的博客
03-20 3280
数组的定义： 　　An array is a collection of variables, all of the sametype, and accessed using the same name plus one or more indices. 合并数组和非合并数组：packed array，unpacked array. bit[ 7:0] c1; // packed...
sv与UVM cast
08-07
SV与UVM中的cast有什么关系？ 回答: 在SV（SystemVerilog）中，cast是一种类型转换操作，用于在不改变数据类型的情况下将一个变量强制转换为另一个类型。这在某些特定的情况下非常有用，例如将基类对象转换为派生类对象。 而在UVM（Universal Verification Methodology）中，cast也是一种类型转换操作，但它具有不同的用途。在UVM中，cast通常用于将一个基类对象转换为具体的派生类对象，以便在验证环境中使用。这可以通过使用UVM的uvm_cast宏来实现。该宏内部使用了动态类型检查，确保转换是安全的。 总结一下，无论是在SV还是UVM中，cast都是一种类型转换操作，但在UVM中，cast主要用于将基类对象转换为派生类对象，以实现更灵活的验证环境。

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