【SystemVerilog】类的重载class override

最新推荐文章于 2024-03-09 18:35:17 发布
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分类专栏： 数字IC验证 文章标签： IC 芯片 IC验证
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本文链接：https://blog.csdn.net/Dabie_haze/article/details/124622571
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本文介绍了如何在SystemVerilog中通过类的重载（class override）来扩展已有类的功能。在IC验证场景下，当类A继承自类B，并希望在所有使用类B的地方直接使用类A时，可以使用set_type_override_by_type方法在build_phase中实现替换。此方法的详细参数说明和应用可参考相关博客进行深入学习。
摘要由CSDN通过智能技术生成

应用场景：有时候为了添加一些新特性，定义新的类A extends 类B，在后续的使用中，想要在所有用到类B的地方，直接替换成类A。这时候就可以使用类的重载class override

使用方法：
假设现在class c_dig_qspi_reg_block_ext extends c_dig_qspi_reg_block，要把reg_block直接替换成reg_block_ext，可以在base test的build_phase里用set_type_override_by_type方法
在这里插入图片描述
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对该方法的各参数介绍与使用可以参考这个博客：UVM：8.2.2 重载的方式及种类

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