简介
在实际的逻辑设计中,单个的时钟域内的设计是很容易满足时序要求的。然而,在实际的工程中基本没有实用的设计是只依靠单时钟就能实现的。所以需要考虑在多时钟领域内如何处理信号,以保证可以得到稳定的设计。多时钟域的信号处理,属于逻辑开发中比较基础的问题。
多时钟域
一般对于如下两种情况,我们都认为属于跨时钟域:
- 时钟频率不同
- 时钟频率相同,相位不同
- 违背建立时间和保持时间
- 产生亚稳态(其本质是违背建立时间和保持时间)
在实际的逻辑设计中,单个的时钟域内的设计是很容易满足时序要求的。然而,在实际的工程中基本没有实用的设计是只依靠单时钟就能实现的。所以需要考虑在多时钟领域内如何处理信号,以保证可以得到稳定的设计。多时钟域的信号处理,属于逻辑开发中比较基础的问题。
一般对于如下两种情况,我们都认为属于跨时钟域: