66，Verilog-2005标准篇：条件语句简介

条件语句（或 if-else 语句）用于决定是否执行语句，其语法形式见表1：

表1：if条件语句的语法

如果表达式expression的求值为 true（即已知值不为零），则执行第一条语句。如果表达式expression的值为 false（即值为零或值为 x 或 z），则第一条语句将不执行。如果有 else 语句，且表达式expression为 false，则应执行 else 之后的语句。

由于if表达式的值会被检测是否为零，因此可以使用某些快捷方式来判断。例如，下面两条语句表达了相同的逻辑：

if (expression)
if (expression != 0)

由于 if-else 中的 else 部分是可选的，因此当嵌套的if序列中省略 else 时可能会引起阅读混淆。解决这个问题的办法是，始终将else与最接近的、缺少 else 的前一个 if 联系起来。在下面的示例中，else 与内部 if 相连，如缩进所示：

如果不需要这种关联，则应使用 begin-end 块语句强制进行适当的关联，如下所示：

点赞加关注博主（ID：FPGA小飞）的博文，咱们一起系统学习verilog最终标准IEEE Std 1364-2005吧！