数电和Verilog-系统函数

最新推荐文章于 2024-07-22 09:00:00 发布

程序员Marshall

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分类专栏：数电和Verilog基础文章标签： fpga开发

本文链接：https://blog.csdn.net/weixin_44915807/article/details/124982961

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本文介绍了Verilog中常用的一些系统函数，如$display和$write用于输出信息，$random生成随机数，$finish结束仿真，$readmemb和$readmemh从文件读取数据，$fopen和$fclose进行文件操作，$test$plusargs和$value$plusargs传递仿真参数。这些函数在FPGA开发中起到关键作用，尤其在仿真和调试过程中。

摘要由CSDN通过智能技术生成

A.7 系统函数

同样只给大家讲相对比较常用的几个系统函数，对于后续课程内容的学习甚至实际工作的绝大部分场景来说已经足够了。

$ display和$write

将信息打印到屏幕。

`timescale 10ns/1ns
int a = 'd10;
string s = "hello";

$display("%t -> %s ,here a is %0d",$time,s,a);
#10ns;
$display("%t -> %s ,here a is %0h",$time,s,a);
#1ns;
$display("%t -> %s ,here a is %0b",$time,s,a);
#10ns;
$display("%t -> %s ,here a is %b",$time,s,a);
$display("%t -> %s ,\n here a is %b",$time,s,a);
$display("%t -> %s ,\t here a is %b",$realtime,s,a);

//打印输出的结果：
0 -> hello ,here a is 10
10 -> hello ,here a is a
10 -> hello ,here a is 1010
20 -> hello ,here a is 00000000000000000000000000001010
20 -> hello ,
here a is 00000000000000000000000000001010
21 -> hello ,   here a is 00000000000000000000000000001010

注意：