xilinx FPGA jesd204b ADC篇(3):高速数据转换器的输出接口
接口具有非常快的高低电平信号转换时间和极低的电磁干扰,信号的差分传输方式则使得信号的抗干扰性能优异。接口在输出数据的同时,会同时有一路时钟信号输出,时钟走线和数据走线路径必须非常小心,避免造成不必要的偏差。编码,数据传输时无需随路时钟,走线会非常简单,只需注意走线阻抗匹配即可,但数据接收端的时钟数据恢复电路。随着转换器的采样率和转换精度不断提高,数据传输接口也要与时俱进,跟得上高速数据传输的步伐,显然目前。以上三种典型的数字接口在时序方面都有一些需要注意的地方,由于目前许多的转换器还是采用的。
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