Verilog学习日志（2021.8.1）

2021.8.1

1.刷HDLbits。

（89）在一个上升沿D触发器前面加一个异或门，把输入和输出的反馈回路连上。

（90）设计一个带有MUX和Q触发器的模块。

（91）设计一个带有两个MUX、Q触发器和反馈回路的模块。

（92）设计一个带有各种逻辑门和Q触发器的电路，我选择使用模块实例化的思路进行设计，应用了层次化设计的思路，提高了整个代码的可读性。

//报错：

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这样仿真出来的图像如下：

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代码检查了很多遍了，依然找不出来问题出在哪，虽然隐隐约约地有点感觉出来了。

（93）设计一个JK触发器，JK触发器可以看成一个Q触发器带上一些逻辑门。

（94）设计一个上边沿检测电路，这个部分很重要但是我不大熟悉，打算明天再看。