Verilog学习日志（2021.8.13）

2021.8.13

1.前段时间刷了一些王红老师的网课，把数电书翻出来重新看了一部分和时序逻辑相关的内容。

2.继续刷HDLbits和计数器相关的内容。

（98）设计一个带同步复位的四位计数器。

（99）设计一个带同步复位的四位计数器，从0到9，到9时复位。

（100）设计一个带同步复位的四位计数器，从1到10，到10时复位。我是加了一个wire变量作为总输出，把always过程块的输出加1后接到总输出就行了。

（101）设计一个带有同步复位端和置数端的四位十进制计数器。需要注意到的是，在使用到多重if-else语句块的时候，不同语句的优先级是很重要的。同步复位端的优先级是最高的，置数端其次，然后才是计数器的主体，计数端。

先判断reset是否为1，如果没有复位的话判断slowena（不置数端）是否有效，如果有效的话就判断q是否已经是9，如果是的话就将其复位为0，如果不是就可以顺利地对其进行计数了。

（102）给定一个module：有置数端和使能端的四位计数器（但是没有复位端），然后要我实例化这个module，把内部模块的接口clk、使能端、输出接到外部总模块相应接口，然后用置数端来模拟出（使能端有效的状态下）逢12复位的功能。

（103）给定一个module：有使能端和复位端的四位计数器。实例化该计数器并组合成一个分频器，在1000Hz的clk的条件下，把它分频成10Hz并从OneHertz端输出。

思路：实例化三个计数器，当第一个计数器count0计数至4‘d9，向第二个计数器使能端送一次有效信号，然后以此类推。等到第三个计数器计数至4‘d9，然后前两个计数器重新计数至4’b9，就完成了一次OneHertz。

//问题：count0和count1计数至4’d9之后，按照题目要求要重新复位，但是代码里没有体现出逢9复位？