chisel学习笔记2

第一个Chisel模块

1、直接上代码

// Chisel代码：定义一个模块
class Passthrough extends Module {
  val io = IO(new Bundle {
    val in = Input(UInt(4.W))
    val out = Output(UInt(4.W))
  })
  io.out := io.in
}

以上代码定义了一个名字叫做Passthrough的Chisel Module，它有一个4比特的输入，名字叫做in，还有一个4比特的输出out。这个模块的组合电路中将输入in连接到输出out，所以out由in驱动。

看到这可能还是很迷惑，下面解释每一句：

class Passthrough extends Module {

我们定义了一个模块，名字叫做Passthrough。 Module是一个Chisel内建的类，所有的硬件模块都必须从它继承。extends表示继承。

val io = IO(...)

我们在一个叫做io的常量中声明所有的输入输出端口。这个常量的名称必须叫做io，并且它必须是类IO的对象或实例。这个类要求一个实例化的Bundle：IO(_instantiated_bundle_)。

new Bundle {
    val in = Input(...)
    val out = Output(...)
}

我们声明了一个新的硬件结构类型（Bundle），Bundle表示束，它包含了信号in和out，这两个信号分别带有方向Input和Output。

UInt(4.W)

我们声明了一个信号的硬件类型，它是宽度为4的无符号整数。

io.out := io.in

我们将输入端口和输出端口连接，这里io.in 会驱动 io.out。注意:=操作符是一个Chisel操作符，它表示右边的信号驱动左边的信号，它具有方向性。

2、展开为Verilog

硬件构造语言（HCL）的巧妙之处在于我们可以使用底层编程语言Scala作为脚本语言。例如，在定义了上面的Chisel模块之后，我们可以使用Scala调用Chisel编译器来将Chisel的Passthrough描述转换成为Verilog的Passthrough描述。这一步叫做展开（elaboration）。

// Scala代码：将Chisel的设计展开成为Verilog设计
println(getVerilog(new Passthrough))

展开的verilog代码如下：

[info] [0.002] Elaborating design...
[info] [0.605] Done elaborating.
Total FIRRTL Compile Time: 476.9 ms
module Passthrough(
  input        clock,
  input        reset,
  input  [3:0] io_in,
  output [3:0] io_out
);
  assign io_out = io_in; // @[cmd2.sc 6:10]
endmodule

舒服了，还是verilog看着顺眼，这样模块的组成就很清晰了。一个名叫Passthrough的模块，输出在时钟控制下由输入驱动。

3、模块测试

思路非常简单，给输入赋值，检查输出是否和输入相同即可。

// Scala代码：调用驱动（Driver）来实例化 Passthrough 和 PeekPokeTester，并且运行测试。
val testResult = Driver(() => new Passthrough()) {
  c => new PeekPokeTester(c) {
    poke(c.io.in, 0)     // 将输入设置成 0
    expect(c.io.out, 0)  // 检查输出是否为 0
    poke(c.io.in, 1)     // 将输入设置成 1
    expect(c.io.out, 1)  // 检查输出是否为 1
    poke(c.io.in, 2)     // 将输入设置成 2
    expect(c.io.out, 2)  // 检查输出是否为 2
  }
}
assert(testResult)   // Scala代码：如果testResult等于false的话,，这里会抛出异常
println("SUCCESS!!") // Scala代码：到这里，我们的测试已经通过了

这个类似于testbench，一个类型为Passthrough的模块，驱动它的输入，并且检查它的输出。我们调用poke来驱动输入，调用expect来检查输出。如果不使用expect来比较期望值的话，也可以使用peek来读出输出值。

[info] [0.000] Elaborating design...
[info] [0.068] Done elaborating.
Total FIRRTL Compile Time: 19.0 ms
Total FIRRTL Compile Time: 10.5 ms
End of dependency graph
Circuit state created
[info] [0.001] SEED 1561161438550
test cmd2HelperPassthrough Success: 3 tests passed in 5 cycles taking 0.017532 seconds
[info] [0.007] RAN 0 CYCLES PASSED
SUCCESS!!

如上，测试完成。