Chisel（六）使用chisel设计

最新推荐文章于 2024-08-07 09:13:45 发布

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分类专栏： Chisel

本文链接：https://blog.csdn.net/stanary/article/details/102624874

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本文介绍了如何使用Chisel进行硬件设计，包括定义模块、连接输入输出端口以及Chisel与Scala的结合使用。通过示例展示了如何创建一个简单的4比特输入输出的模块，并解释了Chisel代码如何转换为Verilog。此外，还提到了Chisel的测试功能和生成器的概念，以及如何查看生成的Verilog和FIRRTL代码。

摘要由CSDN通过智能技术生成

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通过之前对Scala和chisel的学习，我们对Scala已经有所了解。

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下面的代码会下载Chisel所依赖的库。

In [ ]:

val path = System.getProperty("user.dir") + "/source/load-ivy.sc"
interp.load.module(ammonite.ops.Path(java.nio.file.FileSystems.getDefault().getPath(path)))

如上一章所述，下面的语句在Scala中导入Chisel:

In [2]:

import chisel3._
import chisel3.util._
import chisel3.iotesters.{ChiselFlatSpec, Driver, PeekPokeTester}
Out[2]:

import chisel3._

import chisel3.util._

import chisel3.iotesters.{ChiselFlatSpec, Driver, PeekPokeTester}

类似于我们常用的Verilog HDL，我们可以在Chisel中定义模块（module）。下面我们去制作一个模块，名字叫做Passthrough，它有一个4比特的输入，名字叫做in，还有一个4比特的输出out。这个模块的组合电路中将输入in连接到输出out，所以out由in驱动。

In [3]:

// Chisel代码：定义一个模块
class Passthrough extends Module {
  val io = IO(new Bundle {
    val in = Input(UInt(4.W))
    val out = Output(UInt(4.W))
  })
  io.out := io.in
}
Out[3]:

defined class Passthrough

上面的代码包含了许多东西，以下我们会详细解释代码的每一行：