同步复位与异步复位优缺点

同步复位与异步复位原理

同步复位原理：同步复位只有在时钟沿到来时复位信号才起作用，则复位信号持续的时间应该超过一个时钟周期才能保证系统复位。

异步复位原理：异步复位只要有复位信号系统马上复位，因此异步复位受毛刺影响较大，抗干扰能力差。

同步复位与异步复位的区别主要看是否有时钟信号参与。异步复位不需要时钟参与，一旦信号有效立即执行复位操作；同步信号需要时钟参与，只有有效的时钟信号出现，复位信号才有效。

同步复位用Verilog描述如下：

always @(posedge clk) begin
    if(！rst_n) begin

    end else begin

    end
end

异步复位用Verilog描述如下：

always @(posedge clk or negedge rst_n)begin
    if(！rst_n) begin

    end else begin

    end
end

同步复位和异步复位的优缺点：

同步复位

优点：
a、有利于仿真器的仿真。
b、可以使所设计的系统成为100%的同步时序电路，这便大大有利于时序分析，而且综合出来的最大时钟频率一般较高。
c、因为他只有在时钟有效电平到来时才有效，所以可以滤除高于时钟频率的毛刺。
缺点：
a、复位信号的有效时长必须大于时钟周期，才能真正被系统识别并完成复位任务。同时还要考虑，诸如：clk skew，组合逻辑路径延时，复位延时等因素。
b、由于大多数的逻辑器件的目标库内的DFF都只有异步复位端口，所以，倘若采用同步复位的话，综合器就会在寄存器的数据输入端口插入组合逻辑，这样就会耗费较多的逻辑资源。

异步复位：

优点：
a、大多数目标器件库的dff都有异步复位端口，因此采用异步复位可以节省资源。
b、设计相对简单。
c、异步复位信号识别方便，而且可以很方便的使用FPGA的全局复位端口GSR。
缺点：
a、在复位信号释放（release）的时候容易出现问题。具体就是说：倘若复位释放时恰恰在时钟有效沿附近，就很容易使寄存器输出亚稳态。
b、复位信号容易受到毛刺的影响。

参考：Clifford E. Cummings，“Asynchronous & Synchronous Reset Design Techniques”