布局布线流程的10大步骤

1)数据导入。后端设计所需的数据主要是前端的芯片设计经过综合后生成的门级网表，
具有时序约束和时钟定义的脚本文件和由此产生的SDC约束文件。同时，也需要流片厂提
供的标准单元、宏单元和I/OPad的库文件，它包括物理库、时序库及网表库，分别以.lef、
.tlf和.v的形式给出.

2）布局规划（Floorplan）。主要是标准单元、I/OPad和宏单元的布局。l/O Pad预先给
出了位置，而宏单元则根据时序要求摆放，标准单元则是给出一定的区域由工具自动摆放。
布局规划完成后，芯片的大小、Core的面积、Row的形式、电源及地线的Ring和Strip都确
定下来。如果有必要，可以把布局规划以DEF的形式反馈给前端设计者，这样可以基于实际的物理布局规划进行更加精确的RTL代码综合。

3）单元放置（Placement)。布局规划后，宏单元、l/OPad的位置和放置标准单元的区域都已确定，这些信息会通过DEF文件传递APR工具，APR工具根据网表和时序约束信息进行自动放置标准单元，同时进行时序检本和单元的放优化加果有必要，在自动放置标准单元和宏单元之后可以先做初步的IRDrop分析和EM分析。

4）时钟树综合(Clock Tree Synthesis)。芯片需要时钟网络来驱动电路中所有的时序单
载和平衡延时。时钟网络及其缓冲器就构成了时钟树一般要反复几次才可以做出比较理想
元，所以时钟源端门单元负载很多，其负载延时很大并且不平衡，需插入缓冲器以减小负
载和平衡延时。时钟网络及其缓冲器就构成了时钟树。一般要反复几次才可以做出比较理想的时钟树。

5）全局与细节布线（NanoRoute）。布线是指在满足工艺规则和布线层数限制、线宽、线
间距限制和各线网可靠绝缘的电性能的约束条件下，根据电路的连接关系将各单元和I/OPad
用互连线连接起来，这些是在时序驱动(Timing Driven)的条件下进行的，保证关键时序路
径上的连线长度最小。

6)电压衰减分析（IR-drop&EM)。在布线完成和数据基本确定后，对整个设计的功耗及
电压降分析就更加精确了，通过电压降分析评估电源网络是否达到设计要求。

7）时序验证与ECO。在插入时钟树后，每个单元的位置就确定了，同时布线完成后的
连线寄生参数也基本确定了，此时对延时参数的提取就比较准确。APR工具通过DEF及寄生参数文件传递给时序分析工具做静态时序分析。针对静态时序分析和后仿真中出现的时序违反问题，通过ECO对电路和单元布局进行小范围改动以满足时序要求。

8)功能等价性检查。布局布线需要根据物理情况修改门级网表，所以通过等价性检查来确认最终的网表与前端提供的初始网表在功能上是否是一致的。该过程可以在布局布线过程中的任何阶段进行验证。

9)物理验证。物理验证中DRC对芯片版图中的各层物理图形进行设计规则检查，它包括天线效应的检查以确保芯片正常流片。LVS丰要版图和申路网表进行比较，保证流片出来的版图电路和实际需要的电路一致。

10)流片(Tapeout)。在所有检查和验证都正确无误的情况下，把最后的版图GDS文件传递给流片厂进行掩膜制造。