Vivado （无项目工程）导出ibis仿真模型

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做PCB仿真时需要使用FPGA仿真模型，详细内容不多赘述，参考文章有：

1. Vivado使用技巧（17）：创建IBIS模型_ibs模型怎么来-CSDN博客

2.Candence PCB Si 仿真设计篇前导：IBIS模型与PKG介绍_ibs文件-CSDN博客；

3.基于Vivado的IBIS文件导出-电子发烧友网 (elecfans.com)

       总结下来，vivado导出ibis模型有两种：（1）建立项目工程实现后导出ibis模型；（2）无工程的情况下导出ibis模型。本文仅记录无工程时导出ibis模型的过程。

       所谓无工程，其实还是要建立工程，只不过是仅建立一个空工程，算是导出ibis模型的一个媒介。以XC7A100TFFG484-2器件为例，vivado版本2021.2。

一、建立工程

首先建立一个空工程，器件选择XC7A100TFFG484-2。

二、导出CSV文件

在Tcl Console 窗口先输入以下命令,器件名要规范，否则会出错，器件按照下面格式写即可：

    （1）  link_design -part xc7a100tfgg484-2

等待一会出现如下界面，可以看见无警告和错误。

（2）生成CSV文件，我的文件直接放在E盘下，在Tcl Console中输入以下命令，注意目录分隔符中是‘/’,目录可以为工程根目录：

         write_csv  E:/xc7a100tfgg484.csv

三、生成ibis模型

（1）首先导入CSV文件，vivado中一次点击file->Import->Import I/O Ports.在弹出窗口中选择CSV file 并选择xc7a100tfgg484.csv。

（2）DRC检查，点击下图中的Report DRC ,弹出右侧窗口，默认选项即可，其他选项还没研究。点击OK。正常情况下不会报错，仅有一个warning，可以忽略。

          

（3）导出ibis模型

依次点击file->expoet->export IBIS Model,弹出以下窗口，选项默认即可，点击OK生成ibis模型文件ibs。注意输出文件名最好改一下，默认名是design_1.ibs，改名原因：生成模型中的模型名与文件名一致，如果生成Ibs文件后再改名，但不改文件中的模型名，在仿真时导入模型会报错。如果想生成Ibs文件后再改名，直接再ibs文件的开头的[File name]字段后面的名字与文件名改成一致即可。

生成后导入到PCB中即可，以cadence 的sigrity Aurora为例,下图点击OK后，对应器件后面会显示正确的模块名称和状态