lesson3：使能时钟的设计

lesson3：使能时钟的设计

1：门控时钟与使能时钟比较

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门控时钟	概念	通过一个使能信号控制时钟的开关。
	应用	多用于组合逻辑之中
		包含一个门电路，容易因竞争而产生毛刺
	优点	当系统不工作时候，可以关闭时钟，降低系统的功耗
	缺陷	使用门控时钟不符合同步设计思想，可能会影响设计的实现与验证
使能时钟	概念	使能时钟保持开启工作状态，使能时钟在每个时钟周期都判断使能信号以确定是否进行逻辑处理
		使能时钟不能像门控时钟一样降低系统功耗
		使能时钟使用同步设计思想，便于验证和实现

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门控时钟   使能时钟

2：用使能时钟代替分频时钟

FPGA内部时钟使用逻辑计数分频产生的时钟，一般不推荐直接用于FPGA内部逻辑的时钟

若不希望使用PLL资源，那么可以考虑使用使能时钟的方式产生分频时钟；

分频时钟改用使能时钟的好处：

1. 避免时钟满天飞，不稳定

2. 保持一个时钟，减少跨时钟域

3. 时序设计可以使用多周期约束。

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3：实例与仿真

功能需求：

​ 输入时钟为100MHz，产生一个5MHz的时钟使能信号进行0~15的周期计数。

分析：

  1.  100MHz/5MHz = 20;
     2.  即需要对100NHz的时钟做20分频的计数（0-19）
     3.  每20各100MHz的时钟周期，都有一个时钟周期的高脉冲信号产生

实现：

1：接口说明

接口名称	方向	位宽	描述
clk_sys	I	1	系统时钟
clk_rst	I	1	系统复位
en	O	1	使能时钟
cnt	O	4	0-15计数器

2：波形图

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| 0-15计数器 |

2：波形图

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4：课后习题及答案