SPI Core Specifications
Author: Richard Herveille
rherveille@opencores.org
Wishbone总线接口
接口
寄存器
SPCR 控制寄存器
位 | 作用(前者为1) |
---|
7 | 中断使能 |
6 | SPI核使能 |
5 | 保留 |
4 | Master模式,否则slave |
3 | 时钟极性 |
2 | 相位 |
1:0 | SCK时钟分频 与SPER中(ESPR)连用 |
SPSR 状态寄存器
4深度的fifo
SPDR 数据寄存器
[7:0]W写
[7:0]R读
8位
SPER 拓展寄存器
[1:0]ESPR 拓展时钟分频
default:0x00
传输例子
SPI->spcr=0x4f