11_流水灯

1. 实验目标

依次点亮板载的 4 个 LED 灯，实现流水灯的效果，两灯之间点亮间隔为 0.5s，LED 灯一次点亮持续时间 0.5s。

2. 原理分析

3. 波形图

4. RTL

module water_led
#(
   parameter CNT_MAX = 28'd25_000_000 //0.5s 数的次数
)

(
	input   wire       sys_clk, //系统时钟 50Mh  
                           //根据频率的转换 一个时钟周期20ns 20ms 就是 1_000_000
	input   wire       sys_rst_n,
	 
	output  wire [3:0]  led_out  //led 输出信号
);
reg  [24:0] cnt; 
reg         cnt_flag; 
reg  [3:0]  led_out_reg; 


///cnt:计数器计数 0.5s
always@(posedge sys_clk or negedge sys_rst_n)
	begin
		if(sys_rst_n == 1'b0)
			begin
				cnt <= 25'd0;
			end
		else if(cnt == CNT_MAX-1)
			begin
				cnt <= 25'd0;
			end
		else 
			begin
				cnt <= cnt + 25'd1;
			end
	end

//cnt_flag:计数器计数满 1s 标志信号
always@(posedge sys_clk or negedge sys_rst_n)
	begin
		if(sys_rst_n == 1'b0)
			begin
				cnt_flag <= 1'b0;
			end
		else if(cnt == CNT_MAX-1-1)
			begin
				cnt_flag <= 1'b1;
			end
		else 	
			begin
				cnt_flag <= 1'b0;
			end
		
	end


 always@(posedge sys_clk or negedge sys_rst_n)
	begin
		if(sys_rst_n == 1'b0)
			begin
				led_out_reg <= 4'b0001;
			end
		else if((cnt == CNT_MAX-1) && (cnt_flag == 1'b1) && (led_out_reg == 4'b1000))
			begin
				led_out_reg <= 4'b0001;
			end
		else if((cnt == CNT_MAX-1) && (cnt_flag == 1'b1))
			begin
				led_out_reg <= led_out_reg << 1'b1;
			end
		
		else 	
			begin
				led_out_reg <= led_out_reg;
			end
		
	end

	
assign led_out = ~led_out_reg;

 
 
endmodule

5. testbench

 `timescale 1ns/1ns
module tb_water_led();


//因为 testbench 不对外进行信号的输入输出，只是自己产生
//激励信号提供给内部实例化待测 RTL 模块使用，所以端口列表
//中没有内容，只是列出“()”，当然可以将“()”省略，括号
//后有个“;”不要忘记
//要在 initial 块和 always 块中被赋值的变量一定要是 reg 型
//在 testbench 中待测试 RTL 模块的输入永远是 reg 型变量



 //输出信号，我们直接观察，也不用在任何地方进行赋值
 //所以是 wire 型变量（在 testbench 中待测试 RTL 模块的输出永远是 wire 型变量）

reg sys_clk;
reg sys_rst_n;

 //输出信号，我们直接观察，也不用在任何地方进行赋值
 //所以是 wire 型变量（在 testbench 中待测试 RTL 模块的输出永远是 wire 型变量）
wire [3:0] led_out;

//初始化值在没有特殊要求的情况下给 0 或 1 都可以。如果不赋初值，仿真时信号
//会显示为不定态（ModelSim 中的波形显示红色）

initial
//initial 只在通电执行一次
//在仿真中 begin...end 块中的内容都是顺序执行的，
//在没有延时的情况下几乎没有差别，看上去是同时执行的，
//如果有延时才能表达的比较明了；
//而在 rtl 代码中 begin...end 相当于括号的作用， begin...end 在 Testbench 中的用法及意义（区别   -----------------------------------------------------）
//在同一个 always 块中给多个变量赋值的时候要加上
	begin 
		sys_clk = 1'b1; //时钟信号的初始化为 1，且使用“=”赋值，
                        //其他信号的赋值都是用“<=”
		sys_rst_n <= 1'b0; //因为低电平复位，所以复位信号的初始化为 0
		

		#20 //延时20ns
		sys_rst_n <= 1'b1; //初始化 20ns 后，复位释放，因为是低电平复位	
		
		//都是顺序执行的
	end
// always语句 一直在执行
sys_clk:模拟系统时钟，每 10ns 电平翻转一次，周期为 20ns，频率为 50Mhz
always #10 sys_clk = ~sys_clk;//取模求余数，产生随机数 1'b0、1'b1//每隔 10ns 产生一次随机数


water_led
#(
	.CNT_MAX (28'd25)
) 
water_led_inst
(
	//前面的“in1”表示被实例化模块中的信号，后面的“in1”表示实例化该模块并要和这个
	//模块的该信号相连接的信号（可以取名不同，一般取名相同，方便连接和观察）
	//“.”可以理解为将这两个信号连接在一起
	.sys_clk(sys_clk),
	.sys_rst_n(sys_rst_n), 
	
	.led_out (led_out)
);

endmodule