SPI通信——FPGA学习笔记14

最新推荐文章于 2024-09-29 20:39:24 发布
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分类专栏： FPGA学习笔记 文章标签： fpga开发 学习 笔记
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/m0_69082048/article/details/142621371
版权

一、简介

        SPI(Serial Periphera Interface，串行外围设备接口)通讯协议，是 Motorola 公司提出的一种同步串行接口技术，是一种高速、全双工、同步通信总线，在芯片中只占用四根管脚用来控制及数据传输，广泛用于 EEPROM、FIash、RTC(实时时钟)、ADC(数模转换器)、DSP(数字信号处理器)以及数字信号解码器上，是常用的、重要的低速通讯协议之一。        

多从机

常规寻址：

通信过程：

SPI协议

时钟极性（CPOL）：空闲时时钟的电平极性

时钟相位（CPHA）：控制数据更新时刻和采样时刻

CPOL=0,CPHA=0

Sendstrobe：内部发送模块发送的触发信号；Capstrobe：内部接收数据模块采样的触发信号

CPOL=0,CPHA=1

CPOL=1,CPHA=0

 CPOL=1,CPHA=1

 

驱动基本模块

FPGA时序要求

二、程序设计

1、本实验设计一个SPI发送驱动，包含SPI四种工作模式

2、握手信号

        只有当req请求信号拉高并低电平时才会开启一次数据传输，数据传输过程中busy信号拉高表示设备忙。

3、SPI发送状态机控制器设计

`timescale 1ns / 1ps

module spi_tx#(
    parameter CLK_DIV   = 'd100 ,   //     
    parameter CPOL      = 1'b0  ,   //时钟极性
    parameter CPHA      = 1'b0      //时钟相位
)
(   
    input           I_clk           ,   //系统时钟
    input           I_rstn          ,   //系统复位
    input           I_spi_tx_req    ,   //发送数据请求
    input   [7:0]   I_spi_tx_data   ,   //发送数据

    output          O_spi_mosi      ,   //输出SPI数据
    output          O_spi_sclk      ,   //输出SPI时钟
    output          O_spi_busy          //输出忙信号
    
);

localparam  [9:0]   SPI_DIV     =   CLK_DIV     ;   //第二时钟边沿计数器
localparam  [9:0]   SPI_DIV1    =   SPI_DIV / 2 ;   //第一时钟边沿计数器    //分频系数一半

reg [9:0]   clk_div         ;
reg         spi_en          ;       //发送使能
reg [3:0]   tx_cnt          ;
reg         spi_clk         ;
reg [7:0]   I_spi_tx_data_r ;  
reg         spi_strobe_en   ; 


wire        clk_end         ;   //
wire        clk_en1         ;   //第一内部时钟使能
wire        clk_en2         ;   //第二内部时钟使能
wire        spi_strobe      ;



//计数器发送第一个时钟0-7次，当计数达到8时，不发送时钟
assign      clk_en1     = (clk_div == SPI_DIV1);    //第一内部时钟边沿使能      一半
assign      clk_en2     = (clk_div == SPI_DIV );    //第二内部时钟边沿使能      记满
assign      clk_end     = ((clk_div == SPI_DIV1)&&(tx_cnt == 4'd8));    //时钟结束信号    计数半个周期


//当CPHA=0时，数据的第一个SCLK转换边缘被采样，因此数据更新在第二个转换边缘上
//当CPHA=1时，数据的第二个SCLK转换边缘被采样，因此数据更新在第一个转换边缘上
assign      spi_strobe = CPHA ?  clk_en1 & spi_strobe_en : clk_en2 & spi_strobe_en;
assign      O_spi_sclk  = (CPOL == 1'b1) ? !spi_clk : spi_clk ;         //设置SPI初始时钟
assign      O_spi_mosi  = I_spi_tx_data_r[7] ;                          //SPI输出数据
assign      O_spi_busy  = spi_en;



//SPI时钟计数器
always @(posedge I_clk ) begin
    if (spi_en == 1'b0) begin
        clk_div <= 10'd0;
    end 
    else if(clk_div < SPI_DIV)begin
        clk_div <= clk_div + 1'b1;
    end
    else begin
        clk_div <= 10'd0;
    end
end

//SPI时钟生成
always @(posedge I_clk ) begin
    if (spi_en == 1'b0) begin
        spi_clk <= 1'b0;    
    end 
    else if(clk_en2 == 1'b1)begin
        spi_clk <= 1'b0;
    end
    else if ((clk_en1 == 1'b1)&&(tx_cnt < 4'd8)) begin
        spi_clk <= 1'b1;
    end 
    else begin
        spi_clk <= spi_clk;    
    end
end

//SPI bit计数器
always @(posedge I_clk ) begin
    if ((!I_rstn)||(spi_en == 1'b0)) begin
        tx_cnt <= 4'd0;
    end 
    else if(clk_en1 == 1'b1)begin
        tx_cnt <= tx_cnt + 1'b1;
    end
end

//
always @(posedge I_clk ) begin
    if (!I_rstn) begin
        spi_strobe_en <= 1'b0;
    end 
    else if(tx_cnt < 4'd8)begin
        if (clk_en1 == 1'b1) begin
            spi_strobe_en <= 1'b1;
        end 
        else begin
            spi_strobe_en <= spi_strobe_en; 
        end    
    end
    else begin
        spi_strobe_en <= 1'b0;
    end
end

//SPI发送模块
always @(posedge I_clk ) begin
    if ((!I_rstn)||(clk_end == 1'b1)) begin
        spi_en <= 1'b0;
        I_spi_tx_data_r <= 8'b0;
    end 
    else if((I_spi_tx_req == 1'b1)&&(spi_en == 1'b0))begin      //启动传输
        spi_en <= 1'b1;
        I_spi_tx_data_r <=  I_spi_tx_data;
    end
    else if (spi_en == 1'b1) begin
        I_spi_tx_data_r[7:0] <= (spi_strobe)?{I_spi_tx_data_r[6:0],1'b1} : I_spi_tx_data_r;
    end
end


endmodule

`timescale 1ns / 1ps

module spi_master_tx#(
    parameter   CLK_DIV = 100
)
(
    input   I_clk       ,   //
    input   I_rstn      ,   //
    output  O_spi_sclk  ,   //
    output  O_spi_mosi      //
);

wire        spi_busy    ;   //spi忙的标志
reg         spi_tx_req  ;   //spi请求发送
reg [7:0]   spi_tx_data ;   //spi待发送数据
reg [1:0]   M_S         ;   //状态机


always @(posedge I_clk ) begin
    if (!I_rstn) begin
        spi_tx_req  <=  1'b0;
        spi_tx_data <=  8'd0;
        M_S         <=  2'd0;
    end 
    else begin
        case (M_S)
            0:begin
                if (spi_busy == 1'b0) begin
                    spi_tx_req   <= 1'b1;       //请求发送
                    spi_tx_data  <= spi_tx_data + 1'b1;     //测试累加数据
                    M_S          <= 2'd1; 
                end 
            end 
            1:begin
                if (spi_busy == 1'b1) begin     //清楚请求信号
                    spi_tx_req <= 1'b0;
                    M_S        <= 2'd0;
                end
            end
            default:M_S        <= 2'd0;
        endcase    
    end
end


spi_tx#(
    .CLK_DIV   (CLK_DIV),   //     
    .CPOL      (1'b0   ),   //时钟极性
    .CPHA      (1'b0   )    //时钟相位
)
u_spi_tx(   
    .I_clk           (I_clk         ),   //系统时钟
    .I_rstn          (I_rstn        ),   //系统复位
    .I_spi_tx_req    (spi_tx_req    ),   //发送数据请求
    .I_spi_tx_data   (spi_tx_data   ),   //发送数据
    .O_spi_mosi      (O_spi_mosi    ),   //输出SPI数据
    .O_spi_sclk      (O_spi_sclk    ),   //输出SPI时钟
    .O_spi_busy      (spi_busy      )    //输出忙信号
);


endmodule

 

`timescale 1ns / 1ps


module tb( );

localparam  SYS_TIME = 4'd10;

reg I_clk;
reg I_rstn;

wire    O_spi_mosi;
wire    O_spi_sclk;

spi_master_tx#(
    .CLK_DIV (100)
)
u_spi_master_tx(
    .I_clk       (I_clk         ),   //
    .I_rstn      (I_rstn        ),   //
    .O_spi_sclk  (O_spi_sclk    ),   //
    .O_spi_mosi  (O_spi_mosi    )    //
);

initial begin
    I_clk = 0;
    I_rstn = 0;
    #100;
    I_rstn = 1;
end

always #(SYS_TIME / 2) I_clk = !I_clk;

endmodule

 00

4、SPI接收模块

 

`timescale 1ns / 1ps

module spi_rx#
(
    parameter   BITS_LEM    =   8       ,//bit数量
    parameter   CPOL        =   1'b0    ,
    parameter   CPHA        =   1'b0     
)
(   
    input                       I_clk       ,   //系统时钟
    input                       I_rstn      ,   //系统复位
    input                       I_spi_clk   ,   //SPI时钟
    input                       I_spi_rx    ,   //SPI rx数据总线
    input                       I_spi_ss    ,   //SPI片选信号

    output                      O_spi_rvalid,   //SPI rx接收数据有效信号  1：rdata有效     0：无效
    output [BITS_LEM - 1'b1:0]  O_spi_rdata     //SPI rx接收到的数据输出

);

reg [3:0]               spi_clk_r   ;       //时钟打拍
reg [3:0]               spi_ss_r    ;       //片选打拍
reg                     spi_cap     ;       //采样信号
reg [3:0]               spi_bit_cnt ;       //bit计数器
reg [BITS_LEM - 1'b1:0] spi_rx_r1   ;       //接收缓存

wire                    spi_rx_en   ;       //接收使能
wire                    spi_clkp    ;       //spi上升沿
wire                    spi_clkn    ;       //spi下升沿


assign  spi_clkp        =   (spi_clk_r[3:2] == 2'b01)   ;        //spi上升沿
assign  spi_clkn        =   (spi_clk_r[3:2] == 2'b10)   ;        //spi下升沿
assign  spi_rx_en       =   (!spi_ss_r[3])              ;

assign  O_spi_rdata     =   spi_rx_r1                   ;
assign  O_spi_rvalid    =   (spi_bit_cnt == BITS_LEM)   ;


//I_spi_clk去毛刺
always @(posedge I_clk or negedge I_rstn ) begin
    if (!I_rstn) begin
        spi_clk_r <= 1'b0;
    end 
    else begin
       spi_clk_r <= {spi_clk_r[2:0],I_spi_clk};     
    end
end

//I_spi_ss去毛刺
always @(posedge I_clk or negedge I_rstn ) begin
    if (!I_rstn) begin
        spi_ss_r <= 1'b0;
    end 
    else begin
       spi_ss_r <= {spi_ss_r[2:0],I_spi_ss};     
    end
end

//cap信号生成    何时采样
always @( * ) begin
    if (CPHA == 1'b1) begin
        if (CPOL == 1'b1) begin
            spi_cap = spi_clkn;        //CPHA = 1   CPOL = 1
        end 
        else begin
            spi_cap = spi_clkp;        //CPHA = 1   CPOL = 0   
        end
    end 
    else begin
        if (CPOL == 1'b1) begin
            spi_cap = spi_clkn;         //CPHA = 0   CPOL = 1 
        end 
        else begin
            spi_cap = spi_clkp;         //CPHA = 0   CPOL = 0 
        end
    end
end

//bit计数器
always @(posedge I_clk ) begin
    if ((spi_rx_en == 1'b1)&&(spi_bit_cnt < BITS_LEM)&&(spi_cap == 1'b1)) begin    //开启接收，并且未达到计数最大值
        spi_bit_cnt <= spi_bit_cnt + 1'b1;
    end 
    else if((spi_rx_en == 1'b0)||(spi_bit_cnt == BITS_LEM))begin    //未开启接收    或计数到最大追
        spi_bit_cnt <= 4'd0;
    end
end

//bit移位  串转并
always @(posedge I_clk ) begin
    if ((spi_rx_en == 1'b1)&&(spi_cap == 1'b1)) begin
        spi_rx_r1 <= {spi_rx_r1[BITS_LEM - 2:0],I_spi_rx};          //移位寄存   高位在前
    end 
    else if(spi_rx_en == 1'b0)begin
        spi_rx_r1 <= 'd0;
    end
end







endmodule

`timescale 1ns / 1ps


module tb( );

localparam   BYTES       =   8       ;
localparam   CPOL        =   1'b0    ;
localparam   CPHA        =   1'b0    ;

localparam   TCNT        =   BYTES * 8 * 2 - 1;

reg             I_clk               ;       //系统时钟
reg     [7:0]   i                   ;       //计数器，产生SPI时钟           
reg             I_rstn              ;       //系统复位
reg             I_spi_clk           ;       //SPI时钟
reg             I_spi_ss            ;       //SPI片选
reg     [3:0]   bit_cnt             ;       //bit计数器           
reg     [7:0]   spi_tx_buf          ;       //发送缓冲（移位寄存器）
reg     [7:0]   spi_tx_buf_r        ;       //发送化缓冲，用于生成测试文件
reg             first_data_flag     ;       //是否是一个时钟该变数据           

wire            O_spi_rvalid        ;       //SPI数据接收有效
wire    [7:0]   O_spi_rdata         ;       
wire            I_spi_rx            ;  


assign  I_spi_rx = spi_tx_buf[7];




spi_rx#
(
    .BITS_LEM    (8      ) ,//bit数量
    .CPOL        (1'b0   ) ,
    .CPHA        (1'b0   )  
)
u_spi_rx(   
    .I_clk       (I_clk         ),   //系统时钟
    .I_rstn      (I_rstn        ),   //系统复位
    .I_spi_clk   (I_spi_clk     ),   //SPI时钟
    .I_spi_rx    (I_spi_rx      ),   //SPI rx数据总线
    .I_spi_ss    (I_spi_ss      ),   //SPI片选信号

    .O_spi_rvalid(O_spi_rvalid  ),   //SPI rx接收数据有效信号  1：rdata有效     0：无效
    .O_spi_rdata (O_spi_rdata   )    //SPI rx接收到的数据输出
);

initial begin
    I_clk = 0;
    I_rstn = 0;
    #100;
    I_rstn = 1;
end

always #5 I_clk = !I_clk;

initial begin
    #100
    i = 0;

    forever begin
        I_spi_clk = CPOL;
        I_spi_ss = 1;
        #2000
        I_spi_ss = 0;
        for (i = 0;i<TCNT ;i = i + 1 ) begin
            #1000
            I_spi_clk = !I_spi_clk;
        end
        #2000
        I_spi_ss = 1;
    end
end

initial begin
    #100
    bit_cnt = 0;
    first_data_flag = 0;
    spi_tx_buf[7:0] = 8'ha0;
    spi_tx_buf_r[7:0] = 5'ha0;
    forever begin
        wait(I_spi_ss);
        bit_cnt = 0;
        spi_tx_buf[7:0] =   8'ha0;
        spi_tx_buf_r[7:0] = 8'ha0; 
        if ((CPHA == 1 && CPOL == 0)||(CPHA == 1 && CPOL == 1)) begin
            first_data_flag = 1;
        end

        wait(!I_spi_ss);
        
        while (!I_spi_ss) begin
            if (CPHA == 0 && CPOL == 0) begin
                @(negedge I_spi_clk)begin
                    if (bit_cnt == 7) begin
                        bit_cnt = 0;
                        spi_tx_buf_r = spi_tx_buf_r + 1'b1;
                        spi_tx_buf = spi_tx_buf_r;
                    end 
                    else begin
                        spi_tx_buf = {spi_tx_buf[6:0],1'b0};
                        bit_cnt = bit_cnt + 1'b1;
                    end
                end
            end 

            if (CPHA == 0 && CPOL == 1) begin
                @(posedge I_spi_clk)begin
                    if (bit_cnt == 7) begin
                        bit_cnt = 0;
                        spi_tx_buf_r = spi_tx_buf_r + 1'b1;
                        spi_tx_buf = spi_tx_buf_r;
                    end 
                    else begin
                        spi_tx_buf = {spi_tx_buf[6:0],1'b0};
                        bit_cnt = bit_cnt + 1'b1;
                    end
                end
            end

            if (CPHA == 1 && CPOL == 0) begin
                @(posedge I_spi_clk)begin
                    if (first_data_flag == 1'b1) begin
                        first_data_flag = 0;
                    end
                    else begin
                        if (bit_cnt == 7) begin
                            bit_cnt = 0;
                            spi_tx_buf_r = spi_tx_buf_r + 1'b1;
                            spi_tx_buf = spi_tx_buf_r;
                        end 
                        else begin
                            spi_tx_buf = {spi_tx_buf[6:0],1'b0};
                            bit_cnt = bit_cnt + 1'b1;
                        end
                    end
                end
            end  
            
            if (CPHA == 1 && CPOL == 1) begin
                @(negedge I_spi_clk)begin
                    if (first_data_flag == 1'b1) begin
                        first_data_flag = 0;
                    end
                    else begin
                        if (bit_cnt == 7) begin
                            bit_cnt = 0;
                            spi_tx_buf_r = spi_tx_buf_r + 1'b1;
                            spi_tx_buf = spi_tx_buf_r;
                        end 
                        else begin
                            spi_tx_buf = {spi_tx_buf[6:0],1'b0};
                            bit_cnt = bit_cnt + 1'b1;
                        end
                    end
                end
            end  
        end
    end
end





endmodule

三、仿真验证

 

 

 

楠了个难
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专栏目录
FPGA学习笔记及使用书籍
09-15
FPGA学习笔记及使用书籍 本资源摘要信息涵盖了FPGA...本资源摘要信息涵盖了FPGA学习笔记及使用书籍，涉及数字IC设计逻辑门原理图、Verilog基础语法、SPI接口等知识点，为FPGA学习者和使用者提供了有价值的参考信息。
【书本源码V1.7】FPGA自学笔记——设计与验证
10-26
《FPGA自学笔记——设计与验证》是小梅哥针对FPGA初学者及爱好者精心编写的教程，旨在帮助读者深入理解和掌握FPGA的设计与验证技术。这个资源包含了书本源码V1.7版本，提供了丰富的实践案例和代码示例，使学习者能够...
Zynq简介——FPGA学习笔记＜7＞
qq_32971095的博客
09-24 3685
Xilinx 公司的 FPGA 芯片主要分为两大类，FPGA 和 SoC（System on Chip，片上处理系统），其中 FPGA 芯片只包含了可编程逻辑部分，而不包含处理器，如常见的 Spartan 系列、Artix 系列、Kintex 系列和 Virtex 系列。每一个系列又根据制造工艺和架构的不同，分为 6 系列（45nm）、7 系列（28nm）、UltraScale（20nm） 和 UltraScale+（16nm），以提供不同的性能和功耗比。
Vitis开发二——FPGA学习笔记＜？＞
qq_32971095的博客
03-01 1726
通过创建和封装 IP 向导的方式来自定义 IP 核，将模块集成到 Vivado 中的 IP 库中。本 次实验选择常用的方式，即创建一个带有 AXI 接口的 IP 核，该 IP 核通过 AXI 协议实现 PS 和 PL 的数据通信。在vivado进入界面点击“Tasks”栏中的“Manage IP”。在弹出的选项中选择“New IP Location...”设置工程路径和 器件工程创建完成后，运行创建和封装 IP 向导。点击菜单栏的“Tools”，选择，在弹出的界面中，点击“NEXT”
Vitis开发一——FPGA学习笔记＜8＞
qq_32971095的博客
09-25 3199
在MPSOC开发板上搭建MPSOC嵌入式最小系统
FPGA学习笔记04——SPI通信
ngany的博客
10-13 4899
参考内容：Verilog硬件描述语言 西安电子科技大学 蔡觉平等主讲https://www.bilibili.com/video/BV1zb411s7bY?p=21 王建飞《你好FPGA一本可以听的书》 蔡觉平《Verilog HDL数字集成电路设计原理与应用》 正点原子《开拓者FPGA开发指南》 https://www.cnblogs.com/liujinggang/p/9609739.html 1.介绍 SPI（Serial Peripheral Interface，串行外围设备接口），是.
基础设计三（RS232、I2C）——FPGA学习笔记＜4＞
qq_32971095的博客
09-11 1148
参考书目：《野火FPGA Verilog 开发实战指南》
FPGA学习笔记——SPI协议解析及简易实现
蓝藻的博客
10-25 838
SPI 全称为Serial Peripheral interface（串行外设接口），串行同步通讯。SPI是一种高速的，全双工（同时发送和接收），同步的通信总线，并且在芯片的管脚上只占用四根线，可以节约管脚，节省空间。SPI主要应用在 EEPROM，FLASH，ADC/DAC，还有数字信号处理器和数字信号解码器之间。
SPI通信协议学习笔记
weixin_46492844的博客
06-18 2820
SPI是串行外设接口（Serial Peripheral Interface）的缩写，是一种高速的，全双工，同步的通信总线（SPI相比于IIC具有更高的通信速率）。现在越来越多的芯片集成了SPI通信协议，如FLASH、AD转换器、SD卡（其实就是flash）等。SPI 通讯协议的优点是支持全双工通信，通讯方式较为简单，且相对数据传输速率较快；缺点是没有指定的流控制，没有应答机制确认数据是否接收。流控方面：SPI缺乏流控机制，无论主器件还是从器件均不对消息进行确认，主器件无法知道从器件是否繁忙。IIC存在AC
学习笔记——基于FPGA的SD卡学习（1）
qq_43489868的博客
07-07 4118
基于FPGA的SD卡学习，包括SD卡的分类、数据的读取速度及SD卡使用方法介绍。
野火——串口R232学习笔记
2301_80775747的博客
05-21 2132
串口作为常用的三大低速总线（）之一，在设计众多通信接口和调试时占有重要地位。但UART和 SPI、IIC 不同的是，它是异步通信接口，异步通信中的接收方并不知道数据什么时候会到达，所以双方收发端都要有各自的时钟，在数据传输过程中是不需要时钟的，发送方发送的时间间隔可以不均匀，接受方是在数据的起始位和停止位的帮助下实现信息同步的。而SPI、IIC是同步通信接口，同步通信中双方使用频率一致的时钟，在数据传输过程中时钟伴随着数据一起传输，发送方和接收方使用的时钟都是由主机提供的。
【书本源码V1.3】FPGA自学笔记——设计与验证
12-01
《FPGA自学笔记——设计与验证》是一本深入探讨FPGA（Field-Programmable Gate Array）技术的书籍，旨在帮助读者掌握FPGA的设计与验证方法。书本源码V1.3提供了丰富的实例和练习，使学习者能通过实践加深理解。...
FPGA（Kintex-7）学习笔记
05-08
《FPGA（Kintex-7）学习笔记——上电配置流程详解》 FPGA（Field Programmable Gate Array）是可编程逻辑器件的一种，而Kintex-7是Xilinx公司推出的高性能FPGA系列，广泛应用于高速数据处理、通信、图像处理等领域...
verilog实现FIR滤波系数生成（阶数，FIR滤波器类型及窗函数可调）
最新发布
qq_43557686的博客
09-29 603
verilog实现窗函数法 FIR 滤波器设计，支持低通、高通、带通、带阻，支持多种窗函数选择（矩形窗、Hann、Hamming、Blackman、Tukey等），滤波阶数可调。
【【通信协议之ICMP协议的FPGA实现】】
weixin_50965981的博客
09-26 474
通信协议之ICMP协议的FPGA实现
ZYNQ：点亮LED灯
qq_43441284的博客
09-29 523
当 ZYNQ PL 端的 IO 输出高电平 1 时，点亮 LED 灯；当 ZYNQ PL 端的 IO 输出低电平 0 时，LED 灯熄灭。PL_KEY0 按键未被按下时为高电平，被按下时为低电平。
Testbench编写与Vivado Simulator的基本操作
FPGA/数字IC/通信算法
09-19 1490
Testbench 是一种用Verilog或者systemVerilog语言编写的程序或模块，编写testbench的主要目的是为了对使用硬件描述语言（HDL）设计的电路UUT(unit under test)进行仿真验证，测试设计电路的功能、性能是否与预期的目标相符。本文简明扼要的写出了testbench编写的核心功能块，与Vivado simulator查看测试波形的方法，非常适合初学者建立概念与理解基础操作。
Why SoC Validation is Important
renzaiS2C的博客
09-29 674
System-on-Chip (SoC) validation is an important part of the IC design process that tests an integrated circuit's functionality and dependability. As an IC designer, it is critical to construct complicated SoCs that can execute a variety of functions while
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