FPGA_KC705_流水灯

FPGA_KC705_流水灯

实验环境

编译软件及版本：vivado2018.2
硬件语言：Verilog
硬件开发板：Xilinx Kintex—7 KC705

前言

  我胡汉三又回来啦，Hhh
  KC705这板子真的跟ZYNQ的不一样，太多坑了，必须填！

正文

  与软件编程里的"Hello World!"一样，硬件编程里的流水灯是非常经典的入门实验，因为它能让你初步开始掌握硬件里的时钟，时钟是非常非常非常重要的，以后就慢慢知道了。
  本来以为之前有用过ZYNQ板子的经验，能很快上手，结果发现大意了，整整一周多，我卡在这个流水灯上，辗转难眠。
  划重点：单端时钟和差分时钟是不一样的！！！
先上代码：

`timescale 1ns / 1ps
//
// Create Date: 2021/03/11 21:07:38 
//

module project_led(
    input                           sys_clk_p,
    input                           sys_clk_n,
    input                           sys_rst,
    
    output    reg    [3:0]    		led
    );
     reg [31:0] counter; 
//对差分时钟采用IBUFGDS IP核去转换
    wire clk;