Linux环境verilog编译器报错

关于modelsim 仿真的一些报错情况解决

Error [filemgmt 20-1714]

当我们在使用Vivado的时候，难免会有需要copy别人xpr工程文件的时候，但是正常打开所复制的xpr文件会发现是only-read的状态，而且ip核也是会被锁住的，这时候Vivado会提示你——工程文件不完整。也就是报错 [filemgmt 20-1714]
然后一般情况下，我们都会再次复制.xpr文件所在的上一级文件夹。但是有时候仅仅复制整个文件夹下来还是会有相同的报错，即使我们将工程另存为另一个文件夹还是不能解决这个问题。

解决：其实伴随Vivado的IP核生成的时候，生成的文件不一定是全部包括在上一级文件夹中的。我们可能需要再往上一级或者两级才能包括整个ip核所需要的所有文件，并且为了避免一些问题，最好能在同级别层次的文件夹中，先新建一个文件夹，再将整个工程所需要的文件复制进去，如果文件夹的层级不够的话，另存为的操作是没有作用的。

上图的syn文件夹，看似包括了所有的Vivado工程文件，其实复制到另一个环境下运行，就会报错 filemgmt 20-1714
必须连同整个Rose文件夹一起复制下来，再重新打开工程才行。

Error vsim-12027

连接类型矛盾或者错误，比如你定义的是wire A，但是你传参或者连接的port是[1:0]valid之类的信号，这时就会报错。然后你得去检查这个传参或者port连接的信号是不是有多位。

！！！
generator出来的
generator （i = 0，i < 2，i++）
B[i]

这种的，你用 A = B也是不行的。
如果是用在valid类型的信号上的话，你可能需要
A = （B[0] & B[1]）
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Error (vlog-13276)

信号接口错误，一般提示为: ‘xxx’ is not a function name. 或者 Component name ‘xxx’ does not refer to a scope.

这里首先检查你的例化文件，

是否有语法错误？如果没有，再检查你的连接是否有错误，一般来说，这个错误存在于语法之中。

Error (vlog-13069)

语法错误，看到有几种解决方法（仅供参考）：
在代码开头加入
import uvm_pkg : : *;
`include “uvm_macros.svh”

还有一种说是：initial过程块内包含了多条行为语句。

Error (vlog-12110)

配置错误，找到modelsim.ini文件，将里面的 VoptFlow = 0 改成 1即可。
初步怀疑是系统环境参数被修改后导致的问题，所以需要更改这个参数。

Error (vlog-2889)

表示在 Verilog 代码中尝试从类作用域外部访问非静态方法 “xcap_filter”，这是不允许的。这通常是因为该方法被声明为私有（private）或受保护（protected），或者没有声明为静态（static）。
要解决此错误，可以尝试将方法声明更改为公共（public）或者静态（static），或者从类作用域内部进行访问。另外还需要检查调用该方法的语句是否正确，确保传递了正确的参数和参数类型。

Error (vlog-13266)

表示在 Verilog 代码中定义了一个函数或任务，但没有为参数列表中的某个形式参数提供实际值，而该形式参数又没有默认值。这通常是因为在函数或任务调用中未传递该参数导致的。
要解决此错误，可以检查函数或任务的参数列表，并确保为所有需要的参数都提供了实际值。如果形式参数缺少默认值，那么必须在调用时显式地传递相应的实参。如果不需要某些参数，则可以考虑将其声明为可选参数并为其设置默认值。

Warning (vlog-2240)

这个警告意味着在使用函数 pop_front 的时候，没有明确地将其返回值赋给任何变量或者用于表达式计算，导致编译器推断出这个返回值被隐式地转换为了 void 类型。这可能会因为开发人员意图忽略了这个返回值而产生错误或者副作用。建议开发人员显式地处理这个返回值，以避免潜在的问题。