verilog编译器指示语句

1. translate_off/translate_on

当verilog中有些语句不需要DC综合（例如只用于仿真的initial），可以用translate_off/on来屏蔽，用法如下：

//synopsys translate_off

initial begin

...

end

//synopsys translate_on

这样//synopsys translate_off与_on之间的代码不会被综合。

 

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