[Vivado] [Vitis] 2020.2 Xilinx FPGA SD卡固化全流程全步骤速览（zynq7z020为例）

已于 2022-07-30 10:43:13 修改
阅读量3.2k 收藏 23
点赞数 1
文章标签： fpga开发
于 2022-07-25 16:40:48 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/Horace__/article/details/125975346
版权

目录

完成PL端设计

参看<待补充>，需要注意的是选择文件类型时，勾选（Do not specify sources at this time）,否则配置很麻烦。本文中PL端只有一个led.v文件。
文件类型选择

开始固化

例化zynq处理器IP核

在bd文件导入zynq的IP核
配置外设

sd和uart外设必选，电平必须设置

配置DDR

型号和位宽

端口连接

连线

检查一下

检查一下

导出IP核

导出

加入顶层设计

设为顶层

将PL端模块加入顶层设计

其实就是模块例化
加入顶层设计

生成bit文件

可以烧入fpga测试一下

导出硬件平台

export hardware
注意选择include bitstream
包括bit文件

启动vitis

在vivado中启动：Tools -> launch vitis IDE

新建项目

新建项目

导入硬件平台

选择vivado导出的xsa文件
导入硬件

选择FSBL项目

FSBL

编译文件

我的编译过程特别慢，不知道什么原因
编译

在板子上运行（可略过）

Run As -> Launch Hardware

生成boot.bin文件

boot文件
按提示步骤进行，系统全都默认设置好了。（下面三个文件顺序不能变）
在这里插入图片描述

完成固化

将生成的boot.bin文件复制粘贴进sd卡，设置fpga配置方式为sd卡，插入sd卡上电即可。

其他

使用flash固化比用sd卡固化简单多了，但是flash固化时会用到fsbl文件，可以在下图路径找到。
fsbl文件
END。。。

工大鸣猪
关注
  • 1
    点赞
  • 踩
  • 23
    收藏
    觉得还不错? 一键收藏
  • 3
    评论
专栏目录
xilinx平台zynqmp7ev vcu vitis工程
06-29
xilinx平台zynqmp 07ev 生成启动文件以及设备树代码的vitis工程
Xilinx Vitis(Vivado) 2019.2
03-11
Vitis 统一软件平台可实现在 Xilinx 异构平台（包括 FPGA、SoC 和 Versal ACAP）上开发嵌入式软件和加速应用。它可为边缘、云和混合计算应用加速提供统一编程模型。 利用与高层次框架的集成，通过加速库采用 C、C++ 或 Python 进行开发，或者使用基于 RTL 的加速器和低层次运行时 API 对实现方案进行粒度更精确的控制 — 选择您需要的抽象层次。
FPGA之sd卡初始化
weixin_44754969的博客
10-23 182
代码可以直接用，思路参考正点原子新起点的课程，为了检验是否初始化完成，把init_done接在led上。
Vitis开发笔记：使用官方例程进行SD卡启动
weixin_44600457的博客
04-06 1059
0. 准备 1. 已经在ubuntu18.04.4上安装了PetaLinux工具，PetaLinux版本：2020.2 2.vitis、vivado版本：2020.2（各工具包版本要对相应） 3. 已经在ubuntu18.04.4上安装了PetaLinux BSP，BSP版本：ZCU102BSP(2020.2) 4.已经安装了串行通信程序(如：putty、gtkterm)，串行通信程序的波特率已设置为115200 1.用SD卡在硬件上启动PetaLinux镜像的步骤 1. 在你的ubu..
VIVADO固化程序步骤
最新发布
Me sl ·的博客
04-03 824
10.9、烧录完成如果程序中有ILA调试模块会弹出如下所示，不需要关心，点击OK即可。烧录完成后关掉电源，退出vivado烧录界面，重新上电即可，即程序烧写完成。9.3、烧录完成如果程序中有ILA调试模块会弹出如下所示，不需要关心，点击OK即可。8、文件选择完成后点击Program即可，等待软件下载完成，下载完成后就可以进行下一步调试。10.3、如果程序中有ILA调试模块会弹出如下所示，不需要关心，点击OK即可。9.2、添加完成后点击OK即可，等待烧录完成即可。
ZYNQ学习笔记（二）：按键控制DDS信号频率实验+仅有PL端（FPGA）逻辑资源的程序固化到SD卡
weixin_44852755的博客
09-15 1213
ZYNQ学习笔记（一）：基于ZYNQ7020、AN108的DDS实验（VIO可控频率字）的基础上进一步修改。通过本次实验，我们成功地实现了一个DDS系统，验证了通过按键使DDS信号输出频率在1MHz、3MHz、5MHz、10MHz、15MHz、20MHz、25MHz和30MHz之间切换，并且在每个频率下保持稳定。此外还完成了对这个仅有PL端（FPGA）逻辑资源的DDS工程进行程序固化。这算是在zynq的学习上又前进了小小的一步~
FPGA vitis实现固化程序到flash
bingbang0703的博客
12-26 1352
ZYNQ的开发板上一般都是要通过SDK固化的，所以本期讲解一下vitis怎么固化程序。由于ZYNQ有好几种固化方式，我们先讲一下最简单的固化到flash，以后有时间再出一些固化到SD卡和eMMC等储存器上。首先做好一些准备，比如程序等。
vivado/vitis2020.2安装下载教程（适用于2019后版本）
热门推荐
小杨笔记
07-04 2万+
7.选择安装路径，系统默认是安装在C盘，这里不建议安装在C盘，可以自行选择安装在其他盘，注意安装路径上不要含有中文和特殊字符！5.如果磁盘空间足够大可选择全部安装组件，也可根据自己需求进行选择，可以看到所需要的空间为96.56GB，然后点击【Next】继续下一步安装，如下图所示。3.提示下载最新的版本，不要下载，点击【Continue】，如果没弹出来这个就不管，然后点击【next】。4.选择安装工具，选择安装完全体【vitis】，继续下一步安装，然后点击【next】，如下图所示。
vitis2020 sdk生成烧录到nor flash的bin文件
weixin_40539216的博客
02-01 1291
本文章主要通过sdk打包文件实现A53和R5的程序同时启动
vivado2020.2安装
soulermax的博客
03-03 1379
下载完整的安装镜像文件：你可以从 Xilinx 的官方网站 http://www.xilinx.com 下载完整的安装镜像文件，然后使用该镜像文件进行安装。使用先前下载的存档文件进行安装：如果你之前已经下载了 Vivado Design Tools 的安装文件，你可以选择使用这些文件进行安装。更新安装程序：如果你的安装程序是通过光盘或其他介质获取的，你也可以尝试下载最新版本的安装程序，以确保你使用的是最新的安装程序进行安装。不再支持此版本的Web安装程序，并且所需的安装文件现已过时。解决方案：用最新的。
赛灵思Vivado 2020.2安装教程超详细，同样适用vivado2018版本（注意本教程仅供学习使用）
Xkccsdn147的博客
03-12 3345
vivado2020.2安装教程（仅供学习使用）
Vivado 生成BOOT.BIN
oria2006的专栏
06-14 2529
1 创建fsbl打开xilinx SDKFile->New->Application ProjectFinish后，系统编译在工程目录的DEBUG文件夹下生成elf文件2 合成BOOTBIN文件SDK菜单选择Xilinx->Create Boot ImageADD 添加要合并的文件，第一个是fsbl的elf文件，Partition type 为bootloader，后面几个文件按顺序分别是.bit u-boot.elf，Partition type都是datafile...
Xilinx FPGA Zynq-7000全系列（AD集成封装库）.zip
04-06
Xilinx FPGA Zynq-7000全系列（AD集成封装库）,IntLib后缀文件，带3D视图，拆分后文件为PcbLib+SchLib格式，Altium Designer原理图库+PCB封装库，集成封装型号列表： Library Component Count : 45 Name Description ---------------------------------------------------------------------------------------------------- XC7Z010-1CLG400C 667 MHz Zynq?7000 AP SoC, 130 PS I/O, 100 FPGA I/O, 400-Ball BGA, Speed Grade 1, Commercial Grade, Pb-Free XC7Z010-1CLG400I 667 MHz Zynq?7000 AP SoC, 130 PS I/O, 100 FPGA I/O, 400-Ball BGA, Speed Grade 1, Industrial Grade, Pb-Free XC7Z010-2CLG400E 733 MHz Zynq?7000 AP SoC, 130 PS I/O, 100 FPGA I/O, 400-Ball BGA, Speed Grade 2, Extended Grade, Pb-Free XC7Z010-2CLG400I 733 MHz Zynq?7000 AP SoC, 130 PS I/O, 100 FPGA I/O, 400-Ball BGA, Speed Grade 2, Industrial Grade, Pb-Free XC7Z010-3CLG400E 800 MHz Zynq?7000 AP SoC, 130 PS I/O, 100 FPGA I/O, 400-Ball BGA, Speed Grade 3, Extended Grade, Pb-Free XC7Z020-1CLG400C 667 MHz Zynq?7000 AP SoC, 130 PS I/O, 125 FPGA I/O, 400-Ball BGA, Speed Grade 1, Commercial Grade, Pb-Free XC7Z020-1CLG400I 667 MHz Zynq?7000 AP SoC, 130 PS I/O, 125 FPGA I/O, 400-Ball BGA, Speed Grade 1, Industrial Grade, Pb-Free XC7Z020-1CLG484C 667 MHz Zynq?7000 AP SoC, 130 PS I/O, 200 FPGA I/O, 484-Ball BGA, Speed Grade 1, Commercial Grade, Pb-Free XC7Z020-1CLG484I 667 MHz Zynq?7000 AP SoC, 130 PS I/O, 200 FPGA I/O, 484-Ball BGA, Speed Grade 1, Industrial Grade, Pb-Free XC7Z020-2CLG400E 733 MHz Zynq?7000 AP SoC, 130 PS I/O, 125 FPGA I/O, 400-Ball BGA, Speed Grade 2, Extended Grade, Pb-Free XC7Z020-2CLG400I 733 MHz Zynq?7000 AP SoC, 130 PS I/O, 125 FPGA I/O, 400-Ball BGA, Speed Grade 2, Industrial Grade, Pb-Free XC7Z020-2CLG484E 733 MHz Zynq?7000 AP SoC, 130 PS I/O, 200 FPGA I/O, 484-Ball BGA, Speed Grade 2, Extended Grade, Pb-Free XC7Z020-2CLG484I 733 MHz Zynq?7000 AP SoC, 130 PS I/O, 200 FPGA I/O, 484-Ball BGA, Speed Grade 2, Industrial Grade, Pb-Free XC7Z020-3CLG400E 800 MHz Zynq?7000 AP SoC, 130 PS I/O, 125 FPGA I/O, 400-Ball BG
Xilinx_Unified_2020.2_1118_1232
04-19
Xilinx_Unified 完整安装包（win10） 文件大小43G
Vitis 2022.1 ML Vivado 2022.1 ML
08-08
链接：https://pan.baidu.com/s/157P5m2jRg5nLWb6ZVzOL4Q?pwd=g3pr 提取码：g3pr
VIVADO 2021.2版本安装包及相关安装验证教程 百度网盘Xilinx_Unified_2021.2_1021_0703
09-21
vivado2021.2 包含相关安装文件+安装验证文件，是百度网盘链接。 全部文件大小大概在72G左右，下载前请确保电脑内有相应大小的空间。 另附一份安装教程，可根据安装教程进行相应的安装。 本安装包仅供个人学习研究...
关于vitis2019.2固化程序到SD卡和qspi flash的补充
qq_40011737的博客
10-12 1250
记录一下最近在调试zynq7020时遇到的关于固化程序的问题与要点   我前期利用zynq7020的板子做了一个简单的lcd显示界面，用来显示三串数字和单位，方便后面测量信号时进行上电调试，程序调好了，通过jtag下载也没问题，到最后一步固化程序到SD卡中时遇到了问题，最后几经波折解决了，特此记录。 场景说明：   1.开发环境： vivado2019.2 和 vitis2019.2   2.所需功能只使用了PL部分的资源，且PL部分为.v文件和rom ip. 遇到的问题：   1. 在原工程中引
Vivado2020.2彻底卸载方法
Njustxiaobai的博客
09-18 2869
vivado完全卸载方法
vivado 2020.2
09-20
引用中提到，Vivado 2020.2是Xilinx最核心的软件，可以编写代码并生成代码文件。同时，该引用还提到了其他与Vivado相关的软件，如Model Composer and System Generator 2020.2、Vitis HLS 2020.2和Xilinx Vitis 2020.2。这些软件在FPGA开发中具有不同的功能和用途。 引用中提到了一个使用Vivado 2020.2进行测试的项目，该项目使用IP方式设计了一个呼吸灯，并且可以通过ps写寄存器来控制呼吸等频率。 综上所述，Vivado 2020.2是一款用于FPGA开发的主要软件，可以编写代码、生成代码文件和进行测试。

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论 3
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值