EDA 实验：计数器

之前实验存个档

源程序：

module count(clk,reset,en,load,up_down,q,count,d );
input clk,reset,en,load,up_down; 

 //clk时钟信号;复位端reset;en使能端;load预制数控制端;up_down增减计数控制端
//reset低电平，输出清零
//en高电平对输出进行赋值
//load高电平，输入d的值在clk上升沿存入计数器寄存器reg_in
//up_down低电平加法计数器，高电平减法计数器
input [3:0] d;  //输入
output reg [3:0] q;  //输出
output count;  //  B/C
reg [3:0] reg_in;  //寄存器
reg count;
always @(posedge clk or negedge reset)
begin
    if(!reset)
    begin
    q=0;
    count=0;
    end
    else if(reset)
        begin
        if (load)
        begin
        q=d;
        count=0;
        end  //reg_in==q?
        else if (~load)
            begin
            if(en)
                begin
                if(!up_down)
                    begin